新思科技STING助力破局RISC-V架构验证复杂度

RISC-V 指令集因其开源、模块化设计特点，以及在嵌入式设备、人工智能、车规 MCU、边缘计算和数据中心等多种应用领域的广泛适用性而日益普及，以前所未有的速度迈向主流商业化。随着 Hypervisor 和 Vector 扩展的集成，RISC-V 架构在高性能计算领域的适用性进一步增强，越来越多的公司将 RISC-V 架构应用到高性能计算领域。

但芯片的成败，从来不是“设计完成”，而是要“验证跑通，系统跑稳”，并推进至上市量产。然而，RISC-V 架构的验证复杂度和挑战远超传统的固定架构的处理器。

RISC-V 的架构灵活性带来了设计的复杂度，不同的架构、微架构，不同的实现方式以及各厂商自定义的指令集及功能都显著的扩大了验证范围，使得验证空间呈指数级扩张。

多元的处理器 IP（自研、开源、供应商+自定义指令）来源带来了兼容性挑战,对互操作性验证提出了更高要求。

RISC-V 广泛的应用场景（从微处理器到高性能计算应用处理器）也使得验证的统一性很难实现。高性能 RISC-V CPU 的开发者需要专用的设计验证工具，以生成多样且复杂的指令序列，来测试其 RISC-V 实现的健壮性、正确性和性能。

不同开发团队对规范的理解差异，在 RISC-V 架构中的经验以及工具的不同选择也可能产生不同的实现行为。

因此，针对 RISC-V 架构，尤其是高性能 RISC-V CPU 架构需要更先进的验证方法学和平台，拥有高质量的参考模型和全套验证技术，并涵盖单核、多核和系统的整个生命周期，确保全面覆盖 RISC-V 应用中的边缘情况和极端场景。

新思科技在 RISC-V 验证领域处于领先地位，提供专用解决方案 ImperasDV 和 STING，用于 RISC-V 处理器和系统级验证。其中，STING 是一款基于软件的的 RISC-V 系统级验证测试生成解决方案，它能够生成多样化且复杂的 RISC-V CPU 随机测试用例，并且能够完美结合新思科技的硬件加速平台解决用户在 RISC-V 验证当中的诸如缓存一致性、多核同步等验证问题，保证了 RISC-V CPU 的鲁棒性、正确性、稳定性。

STING 能够支持多核架构，并对整个系统不同的 ISA 模块，地址空间、缓存层级等属性参数进行配置。STING 在测试库中提供 1 万多的测试片段给用户直接使用，客户也可以根据自己的架构或者微架构验证的实际需求，增加自己定向的测试片段，和STING测试库原有的测试片段联合使用。客户可以通过随机测试片段和随机指令在底层随机生成测试场景，可以在较短的时间内对复杂的硬件进行验证，从而加速验证过程。STING 所生成的测试场景，不仅支持对指令集的扩展进行验证，还能模拟多种复杂的异常场景，极大地提高了验证的覆盖面和准确性。另外，STING 可以将验证场景转换为二进制文件，非常易于移植，用户可以在不同平台上进行验证复现。

STING 在多核架构系统的验证中拥有显著的优势：

拥有丰富的多核测试片段和测试场景的积累。

支持客户根据测试和验证需求，扩展自己的测试片段和场景。

支持客户创造出大型的测试场景（十亿+条指令），并通过 multi-pass 检查机制对 CPU 和系统进行压力测试。

完美结合新思科技 Verdi，VCS，ZeBu 和 HAPS 等硬件加速平台，完成从单核系统,多核子系统，以及到 SoC 系统的全面验证。

借助新思科技专用的 RISC-V STING 验证工具，开发者可以确保其 RISC-V 处理器具备可靠性、高效性，并能够满足高性能计算应用的苛刻要求,加速 RISC-V SoC 的上市时间。