硬核加速，软硬协同！混合仿真赋能RISC-V芯片敏捷开发

RISC-V开放指令集架构（ISA）正为芯片产业带来革命性机遇，其开源性与模块化特性助力企业实现定制化、差异化创新，显著加速产品迭代。随着RISC-V向高性能多核架构演进，软硬件协同验证复杂度急剧攀升，成为芯片开发的关键挑战之一。混合仿真：融合物理原型与虚拟原型的前沿技术混合仿真是一种先进的芯片验证技术，它通过将硬件仿真与虚拟原型相结合，构建出一个兼具高精度和高运行效率的混合系统。该系统不仅支持更早的架构优化与软件开发，还能显著提升关键IP模块的验证效率。混合仿真主要应用于三大场景：

1. 架构探索

在芯片架构设计阶段，需频繁调整总线、内存带宽和缓存结构等参数。混合仿真允许将需高精度仿真的部分（如RTL设计）与低精度但速度快的事务级模型协同运行，从而实现速度与精度的平衡，帮助团队快速识别性能瓶颈、优化系统架构。

2. 早期软件开发

传统开发中，软件团队常需等待硬件完全就绪才能开始工作，容易造成项目延迟。混合仿真支持在虚拟平台上集成已完成的硬件模块，软件团队可提前开展驱动开发和应用测试，大幅缩短开发周期，实现软硬件并行开发。

3. 硬件验证

混合仿真能够在实际软件负载下测试硬件系统，提供更真实的验证环境。工程师可提前发现性能、兼容性等问题，及时修复优化，从而提高芯片设计的可靠性和整体质量。可扩展的高性能RISC-V全系统仿真平台在2025年8月27日ANDES RISC-V CON北京活动现场，思尔芯副总裁陈英仁先生分享了一个集“高性能+可扩张+软/硬结合”的解题思路，来应对RISC-V多核架构演进导致验证复杂度提升的挑战。

该方案结合思尔芯的“芯神匠”架构设计软件，“芯神瞳”原型验证平台，以及MachineWare的虚拟平台SIM-V。SIM-V内置的Andes RISC-V核参考模型全面支持指令架构及矢量扩展，并深度集成了Andes Custom Extension（ACE），用户能够通过扩展API在仿真环境中实现和验证自定义指令。方案融合了多工具的混合加速优势，支持无需物理核即可早期验证自定义指令，其混合架构兼具速度与精度：SIM-V运行远快于RTL仿真且保持功能准确性；外设在FPGA原型中以接近真实硬件速度运行，相比纯软件仿真大幅提升了I/O真实感。整体实现精准的软硬件交互，提供全系统调试可视性与定制扩展性能分析，显著缩短ISA及外设的迭代周期。同时，该方案具备丰富的应用场景，覆盖硅前软件开发、软硬件协同验证、系统性能调优以及自定义指令集（ISA）调试等多个关键环节。它能够有效帮助客户缩短产品上市时间，降低开发成本，提升软件就绪度，并提供高度灵活的验证环境。此外，其混合模式（Hybrid Mode）支持在同一平台上并行实现周期精确的调试与高速功能执行，兼顾精度与效率，全面加速芯片设计与验证流程。