新思科技全栈工具链助力RISC-V设计高效进阶

在RISC-V 架构席卷全球的当下，新思科技（Synopsys）通过在整个硅生命周期开发工具、验证平台与定制 IP 方面的深厚积累，成为 RISC-V 生态中最为关键的“隐形推手”，在整个 RISC-V 的发展中扮演了关键的角色——生态筑基者。

RISC-V 的“隐形门槛”：不是 ISA，是生态

RISC-V 的开源指令集（ISA）降低了架构授权的门槛，却放大了另一重挑战：如何快速、低成本、高可靠地完成 SoC 实现。在第五届 RISC-V 中国峰会上，新思科技应用工程资深副总裁 Yankin 指出如今客户越来越期待“一年内完成 SoC 设计并量产交付”。这个过程面临着系统性的挑战，包括：高复杂度 SoC 设计的验证压力（功耗、延迟、带宽等维度的并发权衡）；跨异构模块（CPU/GPU/DSP/AI 加速器）的集成调试与资源调配；基于 RISC-V 的新架构探索缺乏成熟的“平台样板”。

新思科技的全栈支持：EDA 工具链+ IP +验证平台

EDA 工具链：从“能用”到“好用”

Synopsys.ai 全栈 AI 驱动：从架构探索到布局布线，AI 实时优化 PPA（功耗/性能/面积），将设计迭代周期压缩 30%。

Fusion Compiler：统一数据库支持 RISC-V 异构集成，兼容芯粒（Chiplet）先进封装，加速基于 RISC-V 的SoC设计开发，已助力阿里巴巴达摩院玄铁 C910 实现最佳 PPA 指标。

RTL Architect：用于 PPA 和拥塞预测，在设计早期提供准确结果，显著缩短 RTL 开发时间，通过提高可预测性和质量，实现更优“RTL”。

ARC-V 处理器 IP：三大梯队覆盖全场景

新思科技正尝试成为未来 RISC-V SoC 设计的“平台提供者”，而不仅仅是 IP 组件供应商。

2024 年，新思科技推出 ARC-V 家族，形成从高性能计算覆盖从 IoT 到车载、从控制到高性能计算等全场景需求的完整梯队：

RMX 系列（32位嵌入式）：面向 IoT/可穿戴，功耗低于 0.01mW/MHz，面积缩小 20%。

RHX 系列（32位实时）：车规级 ASIL-D 认证，用于自动驾驶 MCU，延迟低至 3ns。

RPX 系列（64 位高性能）：支持乱序执行与 RVV 矢量扩展，面向 AI 加速与数据中心，性能对标 ARM A78。

新思科技正尝试成为未来 RISC-V SoC 设计的“平台提供者”，而不仅仅是 IP 组件供应商。

验证与测试：更早、更快、更智能的发现错误

新思科技在 RISC-V 验证领域处于领先地位，为客户提供一系列的验证解决方案，其中，ImperasDV用于 RISC-V 处理器的指令集建模和验证，STING 用于从内核到系统级功能验证。强大的验证解决方案助力客户加速 RICS-V SoC 的上市时间，提高产品质量。

另外，新思科技先进的VCS仿真、Verdi调试、VC SpyGlass静态分析、VC Formal和经过硅验证的验证IP，能够对整个 SoC 进行全面验证。

深耕中国：从“技术响应”到“生态共建”

Yankin 提出：“RISC-V 的爆发在中国，而中国的场景复杂度全球第一。”新思科技以强大的创新能力，深度绑定中国市场，发挥其 RISC-V 应用场景丰富、增长迅猛的独特优势。

与阿里巴巴达摩院玄铁等合作伙伴共建设计平台，提供从RTL到GDSII的脚本化流程，助力初创公司“一键生成”芯片。

持续开展高校计划，与多所高校开展RISC-V共建课程，培养RISC-V原生人才。

未来叙事：RISC-V 的“安卓时刻”

正如新思科技在 2025 年 RISC-V 峰会所言：“我们不是 RISC-V 的革命者，而是把革命变成产业的筑路者。”

当RISC-V快速走向“定义新计算”，新思科技的全栈能力正成为决胜的关键——

对初创公司：意味着用 1/3 成本、1/2 时间做出可量产芯片；

对系统厂商：意味着在一条工具链上无缝整合 CPU / AI /车规 IP；

对整个生态：意味着 RISC-V 终于拥有了从代码到硅片的“安卓式”标准化平台。

RISC-V 的开放性，与新思科技全球领先的工程能力完美结合，将为开发者带来前所未有的创新体验。从IP 核到 EDA 工具链，从验证平台到 AI 驱动的设计优化，新思科技正以“全栈式”能力，助力客户将 RISC-V 的开放性转化为可落地的商业竞争力。