英特尔半导体制造技术突破：2D 材料晶体管、新型电容器、12吋硅基氮化镓

电子发烧友网综合报道在 2025 年 IEEE 国际电子器件会议上，Intel 及 Intel Foundry 研究团队联合全球顶尖科研机构，发布了一系列面向先进半导体制造的核心技术突破。这些成果聚焦晶体管微型化、功率传输效率、新兴材料应用等行业关键痛点，涵盖 MIM 电容器创新、GaN 芯片 let 技术、2D FET 优化及 CMOS 缩放演进等多个前沿方向，为人工智能（AI）和高性能计算（HPC）领域的技术升级提供了关键支撑。

随着半导体工艺节点持续演进，晶体管尺寸不断缩减，如何在极小空间内实现稳定、低泄漏的功率传输，成为制约先进 CMOS 技术发展的核心瓶颈。Intel Foundry 团队此次推出的新一代金属 - 绝缘体 - 金属（MIM）片上去耦电容器技术，通过材料创新与结构优化，成功突破了这一限制。

该技术采用深沟槽电容器结构，兼容标准后端芯片制造工艺，核心亮点在于三种高性能 MIM 堆叠材料的成功验证：铁电铪锆氧化物（HZO）、氧化钛（TiO）及钛酸锶（STO）。

铁电铪锆氧化物（HfZrO）：利用铁电材料的自发极化特性，在纳米级尺度下实现高介电常数；
二氧化钛（TiO₂）：具有优异的介电性能和热稳定性；
钛酸锶（SrTiO₃）：钙钛矿结构材料，在深沟槽中展现出卓越的电容密度。

测试数据显示，这些材料方案的平面电容密度达到 60-98 fF/μm²，较当前主流技术实现多代际飞跃；同时泄漏水平控制在行业目标的 1/1000，在电容漂移、击穿电压等关键可靠性指标上均无妥协。

这一技术突破将为AI芯片设计带来多重优势，包括电源完整性提升，有效抑制电源噪声和电压波动。在热管理协同优化方面，实现电热协同优化，为高功率AI芯片提供更稳定的工作环境。它还有助于在有限芯片面积内实现更高的电容密度，为功能模块集成释放更多空间，实现芯片面积优化。同时为 3nm 及以下先进工艺节点提供了稳定的功率保障，将直接推动高性能 AI 芯片、HPC 处理器的性能提升与功耗优化。


另外，在功率电子与射频（RF）领域，Intel Foundry 首次展示了基于 300 毫米硅基氮化镓（GaN-on-Silicon）晶圆的完整芯片 let 技术，填补了行业在大尺寸、超薄 GaN 集成方案上的空白。该芯片 let 厚度仅 19μm，不足人类头发直径的 1/4，通过晶圆减薄、切割等工艺从全流程加工的 300mm 晶圆中制备而成，兼顾了大规模制造与极致轻薄特性。

技术架构上，该方案采用单片集成工艺，将 GaN N 型金属 - 氧化物 - 半导体高电子迁移率晶体管（N-MOSHEMT）与硅 P 型金属 - 氧化物 - 半导体场效应晶体管（Si PMOS）融合，构建了包含逻辑门、多路选择器、触发器、环形振荡器等在内的完整数字控制电路库。可靠性测试表明，该技术在时间相关介质击穿（TDDB）、正偏压温度不稳定性（pBTI）、高温反向偏压（HTRB）及热载流子注入（HCI）等严苛条件下均满足工业级要求，有望广泛应用于下一代高效功率转换器、高速射频通信设备等场景，解决传统方案功率密度低、响应速度慢的痛点。

在半导体材料上，面对硅基材料逼近物理极限的挑战，Intel Foundry 联合维也纳技术大学、IMEC 等机构，在 2D 材料晶体管（2D FET）领域取得多项关键进展。与维也纳技术大学合作的研究聚焦二硫化钼（MoS₂）等 2D 材料替代硅的可行性，通过对比平面型与全环绕栅极（GAA）结构的 1 层 MoS₂沟道 FET，系统分析了滞后特性、偏压温度不稳定性（BTI）及随机电报噪声（RTN）等关键指标，揭示了氧化物层与沟道 - 绝缘体界面的陷阱物理机制，为 2D FET 的可靠性优化提供了理论支撑。

此次 IEDM 发布的多项成果，彰显了 Intel Foundry 在先进半导体制造领域的技术积淀与生态整合能力。从 MIM 电容器的功率保障到 GaN 芯片 let 的性能突破，从 2D 材料的前沿探索到 CMOS 缩放的工程落地，这些技术不仅解决了当前行业的核心痛点，更构建了面向 AI、HPC 等新兴领域的技术护城河。未来，随着这些技术的产业化落地，将进一步推动半导体行业向更高性能、更低功耗、更大规模集成的方向发展，为数字经济的创新升级注入强劲动力。