ADC31JB68 16 位单通道高速模数转换器（ADC）技术文档总结

该ADC31JB68是一款低功耗、宽带宽、16位、500MSPS模数转换器（ADC）。缓冲模拟输入在很宽的频率范围内提供均匀的输入阻抗，同时最大限度地减少采样保持毛刺能量。该器件设计用于采样高达1.3 GHz的输入信号。

该ADC31JB68在较大的输入频率范围内以极低的功耗提供出色的无杂散动态范围 （SFDR）。片内抖动提供非常干净的本底噪声。嵌入式前景和背景校准可在温度范围内提供一致的性能，并最大限度地减少零件之间的差异。
*附件：adc31jb68.pdf

该器件支持JESD204B串行接口，在两个通道中每个通道上的数据速率高达 5 Gbps，从而实现高系统集成密度。

该ADC31JB68采用6mm×6mm、40引脚QFN封装。

特性

• 单通道
• 16 位分辨率
• 最大时钟速率：500 Msps
• 小型 40 引脚 QFN 封装 （6 x 6 mm）
• 输入缓冲器输入带宽 （3 dB）：1300 MHz
• 光圈抖动：80 fs
• 片上时钟分频器：/1、/2、/4
• 片上抖动
• 使用前景和后台校准实现一致的动态性能
• 输入幅度和相位调整
• 输入满量程：1.7 Vpp
• 电源：1.2/1.8/3 V
• JESD204B界面
  • 符合 1 类标准
  • 2 个 5 Gbps 的通道
• 支持多芯片同步
• 主要技术参数
  • 功耗：915 mW（500 Msps时）
  • f 时的性能 在 = 210 MHz，–1 dBFS 时
    • 信噪比：69.3 dBFS
    • NSD：–153.3 dBFS/Hz
    • SFDR：80 dBc
    • 非 HD2、HD3：–91 dBFS
  • 鳍片 = 450 MHz （–1 dBFS） 时的性能
    • 信噪比：67 dBFS
    • NSD：–151 dBFS/Hz
    • SFDR：77 dBc 高清2,3
    • 非 HD2、HD3：–89 dBFS

参数

方框图

ADC31JB68 是德州仪器推出的单通道高速高精度 ADC，最高采样率达 500 MSPS，核心优势是 1300 MHz 宽输入带宽、低孔径抖动（80 fs）、JESD204B 串行接口及内置校准功能，适用于高频接收器、软件无线电（SDR）、雷达等对高速、高动态范围要求严苛的场景。

一、核心性能与定位

• 精度与频谱性能 ：16 位分辨率，210 MHz 输入时 SNR 达 69.3 dBFS、SFDR 达 80 dBc；噪声谱密度（NSD）低至 -153.3 dBFS/Hz，内置抖动（Dither）功能优化噪声地板；积分非线性（INL）、微分非线性（DNL）性能优异，无失码输出。
• 输入与带宽 ：差分输入满量程 1.7 VPP，3 dB 输入带宽达 1300 MHz，支持高频信号直接采样；输入共模电压固定为 1.6 V，输入阻抗 190 Ω（差分）、输入电容 4.6 pF，适配多种信号源驱动。
• 速率与功耗 ：最高 500 MSPS 采样率，典型功耗 915 mW；支持 1 倍 / 2 倍 / 4 倍输入时钟分频，灵活适配系统时钟架构；掉电模式功耗仅 17 mW，平衡性能与节能需求。
• 环境适应性 ：工作温度 -40°C85°C，供电电压涵盖 1.2 V、1.8 V、3.0 V 多档位；抗静电性能达 HBM ±1000 V、CDM ±250 V，兼容 1.2 V3.0 V CMOS 数字输入。

二、关键功能与硬件特性

1. 集成功能模块

• 内置前台 / 后台校准功能，确保全温度范围性能一致性，减少器件间差异；支持输入幅度与相位不平衡校正，优化二次谐波失真（HD2）性能。
• 采用 JESD204B 串行接口（Subclass 1 兼容），2 条 lanes 传输，单 lane 速率达 5 Gbps，大幅减少接口线数，提升系统集成度。
• 具备过范围（Over-Range）检测功能，可通过 SDO/OVR 引脚快速输出过范围信号，阈值与保持时间可编程；支持多种测试图案（PRBS、斜坡等），便于系统自检。

2. 工作模式

• 高速采样模式：最高 500 MSPS 连续采样，适用于实时高频信号采集场景。
• 低功耗模式：支持掉电模式（17 mW）和睡眠模式（17 mW），掉电模式唤醒需重新校准，睡眠模式快速唤醒无需校准。
• 校准模式：上电自动执行前台校准，后台校准实时补偿温度、供电变化带来的性能漂移，确保长期稳定性。

3. 封装与引脚

• 采用 40 引脚 6mm×6mm WQFN 封装，含独立模拟电源（VA1.2/VA1.8/VA3.0）、时钟电源（VACLK1.2）及模拟地（AGND）引脚，底部热焊盘需接地优化散热。
• 引脚包括差分模拟输入（VIN+/VIN-）、JESD204B 输出 lanes（SO0±/SO1±）、时钟输入（CLKIN±）、同步信号（SYSREF±/SYNCb±）及 SPI 控制引脚。

二、编程与配置

• 寄存器控制 ：通过 SPI 接口访问内部寄存器，支持时钟分频、JESD204B 接口配置、过范围检测参数、输入不平衡校正等功能；寄存器支持读写校验，确保配置可靠性。
• 数据格式与接口 ：输出支持二进制补码（默认）或偏移二进制格式，JESD204B 接口支持 8b/10b 编码、数据加扰，可配置输出差分电压（VOD）和去加重（DEM），适配不同传输链路损耗。
• 同步与校准 ：支持 SYSREF 信号同步，实现多芯片确定性延迟；上电自动校准，时钟分频变更后需手动触发校准，确保性能一致性。

三、典型应用场景

• 高频接收器：宽带无线通信、微波接收器、DOCSIS 3.1 接收器；
• 测试与测量：通信测试设备、数字化仪；
• 雷达与航天：雷达系统、天线阵列、软件无线电（SDR）。

四、设计关键要点

1. 电源与去耦 ：多电源轨需按 “VA3.0 → VA1.8/VA1.2/VACLK1.2” 顺序上电，每个电源引脚就近配置 0.1 μF 陶瓷电容 + 10 μF 电解电容去耦；时钟电源（VACLK1.2）需单独隔离，减少噪声耦合。
2. 信号接口：模拟输入建议差分驱动，AC/DC 耦合均可，需匹配 1.6 V 共模电压；时钟输入支持 AC/DC 耦合，推荐差分驱动以降低抖动，确保孔径抖动性能。
3. 布局规范：采用至少 6 层 PCB 设计，模拟与数字信号分区域布线，差分信号走线长度匹配；热焊盘可靠接地提升散热；JESD204B 传输线需控制 100 Ω 差分阻抗，减少信号损耗。
4. 校准与同步：上电后需等待自动校准完成（约 1.0×10⁶ 采样时钟周期）；多芯片同步时需确保 SYSREF 信号与 CLKIN 满足时序要求，实现确定性延迟。