ADC3669 产品技术文档总结-电子发烧友网

ADC3668和ADC3669 （ADC366x）是一款 16 位、250MSPS 和 500MSPS 双通道模数转换器（ADC）。这些器件专为高信噪比（SNR）而设计，并提供 −160dBFS/Hz （500MSPS）的噪声频谱密度。

ADC366x 包括一个可选的四频数字下变频器（DDC），支持宽带抽取 2 到窄带抽取 32768。DDC 使用 48 位 NCO，支持相位相干和相位连续跳频。
*附件：adc3669.pdf

ADC366x 配备了灵活的 LVDS 接口。在抽取旁路模式下，该器件使用 16 位宽并行 DDR LVDS 接口。使用抽取时，输出数据使用串行LVDS接口传输，随着抽取的增加，所需的通道数量减少。对于高抽取比，输出分辨率可以提高到32位。

高能效ADC架构在500MSPS时功耗为300mW/ch，并以较低的采样率（250MSPS时为250mW/ch）提供功率缩放。

特性

16位、双通道250和500MSPS ADC
噪声频谱密度：-160.4dBFS/Hz
热噪声：76.4dBFS
单核（非交错）ADC架构
光圈抖动：75fs
缓冲模拟输入
- 可编程 100Ω 和 200Ω 端接
输入满量程：2VPP
全功率输入带宽（-3dB）：1.4GHz
频谱性能（fIN = 70MHz，-1dBFS）：
- 信噪比：75.6dBFS
- SFDR HD2,3：80dBc
- SFDR 最差杂散：94dBFS
INL：±2 LSB（典型值）
DNL：±0.5 LSB（典型值）
数字下变频器（DDC）
- 多达四个独立的 DDC
- 复杂而真实的抽取
- 抽取：/2、/4 到 /32768 抽取
- 48 位 NCO 相位相干跳频
DDR/串行LVDS接口
- 用于 DDC 旁路的 16 位并行 DDR LVDS
- 用于抽取的串行LVDS
- 32 位输出选项，用于高抽取
功耗：300mW/通道（500MSPS）

参数

方框图

一、核心特性与器件差异

1. 共性核心特性

采样与带宽能力 ：双独立通道同步采样，全功率输入带宽达 1.4GHz（-3dB），支持 100Ω/200Ω 可编程差分输入端接；输入满量程（FS）固定为 2Vpp，共模电压（VCM）1.4V，支持 AC/DC 耦合输入。
精度与动态性能 ：16 位分辨率（无失码），差分非线性（DNL）典型值 ±0.5LSB，积分非线性（INL）典型值 ±2LSB；动态性能优异，ADC3669（500MSPS）噪声谱密度（NSD）典型值 -160.4dBFS/Hz，信噪比（SNR）典型值 75.6dBFS，总谐波失真（THD）典型值 -80dBc（HD2/HD3），无杂散动态范围（SFDR，排除 HD2/HD3）典型值 94dBFS。
数字下变频（DDC） ：集成 4 个独立 DDC，支持实信号 / 复信号下变频，抽取比可配置为 2~32768；配备 48 位数控振荡器（NCO），支持相位连续与无限相位相干跳频，满足动态频率调整需求。
灵活数据接口 ：支持两种 LVDS 输出模式，DDC 旁路时为 16 位并行 DDR LVDS（双沿采样），使能抽取时自动切换为串行 LVDS（SLVDS），减少输出通道数；支持 16 位 / 32 位输出分辨率（高抽取比时推荐 32 位以避免量化噪声损失）。
低延迟与功耗优化 ：支持低延迟模式（绕过数字误差校正， latency 仅 9 个时钟周期），适配控制环路等低延迟场景；功耗可随采样率缩放，ADC3669 500MSPS 时每通道功耗 300mW，ADC3668 250MSPS 时每通道功耗 250mW，全局掉电模式功耗仅 30mW。
可靠性与同步能力 ：ESD 防护达人体放电模式（HBM）1500V、带电器件模式（CDM）750V；支持多芯片同步（SYSREF 信号），内置 SYSREF 监测电路，可检测时钟与同步信号的时序偏差，确保多器件采样一致性。

2. 器件差异（ADC3668 vs ADC3669）

参数	ADC3668	ADC3669
每通道最大采样速率	250MSPS	500MSPS
采样时钟频率范围	100~250MHz	100~500MHz
典型总功耗（50% 占空比）	476mW（DDR LVDS 模式）	604mW（DDR LVDS 模式）
适用场景	中高速宽带信号采集	高速宽带信号采集

二、封装与引脚

1. 封装规格

均采用 9mm×9mm 64 引脚 VQFN（RTD 封装），内置裸露热焊盘（需接地以优化散热，热阻参数：结到环境 RθJA=22.3°C/W，结到板 RθJB=7.4°C/W），工作温度范围 -40°C 至 105°C（环境温度）、结温最高 115°C，MSL 等级 3（260°C 峰值回流焊，168 小时湿度敏感等级）。

2. 关键引脚功能

引脚名称	类型	核心功能
AINP/AINM、BINP/BINM	模拟输入	通道 A/B 差分模拟输入，内置端接与共模偏置，支持 100Ω/200Ω 可编程端接
AVDD12/AVDD18	模拟电源	1.2V/1.8V 模拟电源，为输入缓冲、采样时钟电路供电，需并联 0.1μF 去耦电容
DVDD12/DVDD18	数字电源	1.2V/1.8V 数字电源，为 DDC、LVDS 接口、寄存器供电，需独立去耦
CLKP/CLKM	数字输入	差分采样时钟输入，建议外部 AC 耦合与端接，共模电压 0.75V
DOUT0~DOUT15P/M	数字输出	LVDS 数据输出通道，DOUT0 可复用为帧时钟（FCLK），支持通道关断（高阻态）
DCLKP/M	数字输出	LVDS 数据时钟输出（源同步），DDR 模式下频率等于采样时钟，SLVDS 模式下随抽取比变化
SCLK/SEN/SDIO	数字 I/O	SPI 配置接口，SEN 为片选（低有效），SCLK 为时钟，SDIO 为数据输入 / 输出
RESET	数字输入	硬件复位（高有效），内置 21kΩ 下拉电阻到 DGND
GPIO0/GPIO1	数字 I/O	多功能引脚，可配置为 SYSREF 输入、时间戳输入、外部参考输入、全局掉电控制等
VCM	模拟输出	1.4V 共模电压输出，供外部电路参考，需并联电容去耦

三、电气规格与工作条件

1. 电源要求

电源类型	电压范围	典型值	备注
AVDD12	1.15V~1.225V	1.2V	模拟核心电源，需低噪声 LDO 供电以减少噪声耦合
AVDD18	1.75V~1.85V	1.8V	模拟前端电源，推荐与 DVDD18 独立供电，避免数字噪声干扰
DVDD12	1.15V~1.225V	1.2V	数字逻辑电源，为 DDC、寄存器供电
DVDD18	1.75V~1.85V	1.8V	LVDS 接口电源，需与主控逻辑电平匹配

2. 关键电气参数（典型值，TA=25°C，AVDD18=1.8V，AVDD12=1.2V）

输入特性 ：输入阻抗（差分 100MHz 时）100Ω，输入电容 3.3pF；过压防护：模拟输入峰值功率 10dBm（100Ω 端接时）。
时钟特性 ：采样时钟占空比 35%~~65%，差分输入电压（V_ID）0.5~~2.4Vpp；孔径延迟（tAD）200ps，孔径抖动（tA）75fs（典型值），码误差率（CER）低至 1e-10（500MSPS 时误差＞64 码）。
功耗：ADC3668（250MSPS）AVDD18 电流 115mA、AVDD12 电流 65mA；ADC3669（500MSPS）AVDD18 电流 126mA、AVDD12 电流 98mA；掉电模式下总功耗 30mW（典型值）。

四、核心功能与工作模式

1. 模拟前端与采样

输入端接与耦合 ：模拟输入内置 100Ω/200Ω 差分端接（通过 0x104 寄存器配置），支持 AC 耦合（串联 0.1μF 电容）或 DC 耦合；推荐在输入前端添加 RCR 网络（如 10Ω 电阻 + 1pF 电容），优化高频信号（＞500MHz）采集时的 SNR 与 THD。
采样时钟设计 ：采样时钟需低抖动（建议＜75fs 集成抖动），外部时钟需 AC 耦合至 CLKP/CLKM，推荐使用 LMK04828 等低噪声时钟源；时钟幅度影响动态性能，500MSPS 时推荐时钟幅度 1~2Vpp，可通过寄存器监测时钟相位 / 幅度噪声。

2. 数字下变频（DDC）与 NCO

DDC 配置 ：支持 2~4 个 DDC 独立工作，抽取比可统一配置（0x169 寄存器）或独立配置（0x167/168 寄存器），实信号抽取带宽约 0.4×FS / 抽取比，复信号抽取带宽约 0.8×FS / 抽取比；支持 “非对称抽取”（不同 DDC 抽取比不同），低抽取比 DDC 输出数据会重复以匹配高抽取比 DDC 速率。
NCO 功能 ：48 位 NCO 支持频率范围 -FS/2+FS/2，相位分辨率 16 位；支持两种跳频模式：相位连续模式（频率渐变，无相位突变）、无限相位相干模式（基于 SYSREF 同步，多次跳频后相位可恢复初始状态）；可通过 0x2000x2DF 寄存器配置 4 组 NCO 频率，快速切换通道频率。

3. 数据接口与输出格式

并行 DDR LVDS（DDC 旁路） ：16 位数据并行输出，通道 A 数据在 DCLK 上升沿传输，通道 B 数据在 DCLK 下降沿传输；支持数据替换（DOUT0~DOUT2 可输出过压（OVR）、测试图案或时间戳）。
串行 LVDS（SLVDS，抽取模式） ：根据抽取比自动减少输出通道数，帧时钟（FCLK）由 DOUT0 输出，标记每帧数据起始；支持 16 位 / 32 位输出分辨率（0x162 寄存器配置），32 位模式推荐用于抽取比≥16（实信号）/32（复信号），避免量化噪声导致 SNR 损失。
测试图案与数据加扰 ：内置测试图案发生器（0x14A 寄存器使能），支持斜坡、固定值、交替图案等，用于验证接口完整性；可选数据加扰功能（XOR 伪随机序列），减少长 0/1 序列导致的 LVDS 时序偏差。

4. 特殊工作模式

低延迟模式 ：通过 0x165 寄存器使能，绕过数字误差校正与 DDC， latency 降至 9 个时钟周期，适用于控制环路等低延迟场景，但会导致 AC 性能轻微下降（如 SNR 降低 2~3dB）。
通道平均模式 ：将两通道输入信号数字化后内部平均（(ChA+ChB)/2 或 (ChA-ChB)/2），可使非相关噪声（如热噪声）改善 3dB，相关噪声（如时钟抖动）无改善，需通过 0x163 寄存器配置 DDC 输入源。
全局掉电模式 ：通过 0x101 寄存器或 GPIO 引脚触发，掉电后寄存器配置保留，唤醒时间约 3ms（需等待内部参考稳定）。

五、寄存器配置

1. 寄存器 bank 核心功能

Bank0（地址 0x25、0x100~0x104 等） ：全局控制，如复位（0x100）、全局掉电（0x101）、输入端接（0x104）、SYSREF 检测（0x140）。
Bank1（地址 0x162~~0x169、0x200~~0x2DF 等） ：核心功能配置，如 DDC 模式（0x162/169）、NCO 频率（0x200 ~~0x2DF）、数据接口（0x110/116）、数字增益（0x15B/15C，支持 -6dB~~ +6dB 调整）。
Bank2（地址 0x146、0x14A 等） ：GPIO 配置（0x146）、测试图案（0x14A）、LVDS 输出复用（0x117~0x11E）。

2. 关键配置示例

功能需求	寄存器地址	配置示例
输入 200Ω 端接	0x104	CHA TERM=1、CHB TERM=1（二进制 0b11）
4 通道 DDC 复信号抽取 8	0x162	COMPLEX DDC EN=1、OUTPUT RES=0（16 位）；0x169：NUM OF DDCS=01（4 个）、COMMON DECIMATION=0010（抽取 8）
NCO 频率 120MHz（500MSPS）	0x200~0x205	0x3D、0x0A、0xD7、0xA3、0x70、0x3D（48 位 NCO 数值：67553994410557）
低延迟模式	0x165	LOW LATENCY EN=1

六、应用与设计建议

1. 典型应用场景

宽带频谱分析仪 ：利用 1.4GHz 高带宽与 DDC 下变频，实现多频段信号同时采集，配合 FPGA 实时信号处理；输入前端需添加巴伦（如 Marki BAL-0009SMG）实现单端 - 差分转换，推荐 AC 耦合。
软件定义无线电（SDR） ：通过 NCO 灵活调整接收频率，复信号下变频减少后续基带处理带宽，适配多标准通信（如 5G、WiFi）信号接收。
雷达信号采集 ：双通道同步采样支持 I/Q 信号采集，低孔径抖动（75fs）确保相位精度，满足雷达测距、测速对相位一致性的需求。

2. 设计建议

电源设计 ：模拟电源（AVDD12/AVDD18）需独立供电，推荐 “开关电源 + 低噪声 LDO” 架构（如 LMS3635 开关电源 + TPS7A8400 LDO），每路电源引脚就近并联 0.1μF 陶瓷电容 + 10μF 钽电容去耦；模拟地与数字地单点连接（热焊盘处），避免地弹噪声。
PCB 布局 ：模拟输入（AINxP/AINxM、CLKP/CLKM）采用差分布线，长度匹配误差＜5mil，远离数字信号线；LVDS 输出采用紧密耦合差分对（阻抗 100Ω），长度匹配误差＜10mil；热焊盘通过多个过孔连接至地平面，优化散热。
时钟与同步 ：多芯片同步时，SYSREF 与采样时钟需严格等长布线（误差＜10ps），通过 0x140 寄存器监测 SYSREF 与时钟的时序偏差，确保同步精度；时钟路径添加带通滤波器（如 500MHz 中心频率），减少时钟噪声。