全数字锁相环 (ADPLL)设计

6月12日，由工业和信息化部人才交流中心主办，IC智慧谷、上海林恩信息咨询有限公司承办，南京江北新区人力资源服务产业园、中国半导体行业协会集成电路分会、上海集成电路技术与产业促进中心协办的第65期国际名家讲堂在上海举办，来自加利福尼亚大学洛杉矶分校（UCLA）的著名教授Behzad Razavi为中国的学员们带来了高性能锁相环设计短期高级课程。

PLL电路是用于生成与输入信号相位同步的新的信号电路，无论是工业还是民用，PLL电路的应用范围非常广，教授首先介绍了PLL的基本结构与各部分工作原理，对鉴相器和压控振荡器的设计都做了大致的说明，在稳定性、纹波和相位偏移之间的设计折衷给出了自己的建议。PLL电路的特性由环路滤波器决定，因此设计PLL电路时，将其深刻理解为负反馈电路非常重要，稳定的PLL电路的环路滤波器的设计方法是PLL设计的精髓。

随后教授连续讲解了4篇ISSCC发布的最新成果，传递最新的设计技术，包括PLL中各模块的滤波、叠加等相位噪声抑制技术，FinFET技术节点上的版图设计问题，更小的随机抖动设计方法，以及5G应用中低于-50dBm的功率设计技术和低于-40dBc的噪声设计技术。学员们都在电路实例中收获了应对PLL非理想效应的实际设计经验。

课程的最后一个专题是环形振荡器的相位噪声分析，影响相位噪声的因素具有不同的性质，然而很难找到一种通用的方法来包含各种影响因素以获得PLL系统的总相位噪声，教授在噪声分析方面也提出了两个基本的设计准则，并介绍了一种没有电感元件的低噪声PLL设计技术。