‌CDCVF2505 3.3V PLL时钟驱动器技术文档总结

该CDCVF2505是一款高性能、低偏斜、低抖动、锁相环 （PLL） 时钟 司机。该器件使用 PLL 将输出时钟（1Y[0-3] 和 CLKOUT）精确对齐到 频率和相位的输入时钟信号 （CLKIN）。该CDCVF2505的工作电压为 3.3 V，并且 提供集成串联阻尼电阻器，使其成为点对点驱动的理想选择 负荷。

一组五个输出提供低偏斜、低抖动的CLKIN副本。输出占空比 循环调整为 50%，与 CLKIN 的占空比无关。设备自动 当没有输入信号施加到 CLKIN 时，进入掉电模式。
*附件：cdcvf2505.pdf

PLL的环路滤波器包含在片上。这最大限度地减少了组件数量， 空间和成本。

该CDCVF2505的工作温度为 –40°C 至 85°C。

由于它基于 PLL 电路，因此CDCVF2505需要稳定时间来 实现反馈信号与参考信号的锁相。这种稳定性是必需的 在CLKIN上电和施加固定频率、固定相位信号后，以及 对 PLL 引用的任何更改。

特性

• 用于同步 DRAM 和通用应用的锁相环时钟驱动器
• 兼容扩频时钟
• 工作频率：24 MHz 至 200 MHz
• 低抖动（周期间）：< |150 ps|（超过 66 MHz 至 200 MHz 范围）
• 将一个时钟输入分配到一个由五个输出组成的组（CLKOUT用于调谐输入输出延迟）
• 无输入时钟时的三态输出
• 采用3.3V单电源供电
• 采用8引脚TSSOP和8引脚SOIC封装
• 在掉电模式下功耗低于100 mA（典型值）
• 内部反馈环路用于将输出同步到输入时钟
• 25 Ω片内系列阻尼电阻
• 集成 RC PLL 环路滤波器无需外部元件

参数

方框图

‌1. 核心特性‌

• ‌PLL时钟驱动‌：专为同步DRAM设计，支持24MHz至200MHz频率范围
• ‌低抖动性能‌：
  • 周期抖动（66-200MHz）：<150ps
  • 集成25Ω串联阻尼电阻（减少传输线反射）
• ‌零延迟设计‌：通过内部反馈路径（CLKOUT引脚）实现输入输出相位同步
• ‌节能模式‌：无输入时钟时自动进入低功耗模式（<100mA典型值）

‌2. 关键参数‌

• ‌电气特性‌：
  • 工作电压：3.3V±10%（绝对最大值4.3V）
  • 输出驱动能力：±12mA（LVTTL电平）
  • 传播延迟：±150ps（66-200MHz频段）
• ‌封装选项‌：
  • 8引脚SOIC（4.9mm×3.9mm）
  • 8引脚TSSOP（4.4mm×3.0mm）
• ‌温度范围‌：工业级（-40°C至85°C）

‌3. 功能控制‌

• ‌输出使能‌：所有输出可通过PLL锁定状态自动控制
• ‌初始化要求‌：
  • 上电后需100μs稳定时间完成相位锁定
  • 输入时钟占空比要求：30%-70%（推荐50%）

‌4. 典型应用‌

• 服务器内存模块时钟分配
• 工业设备时序控制
• 支持扩频时钟（SSC）兼容设计

‌5. 设计优势‌

• ‌集成化设计‌：
  • 内置PLL环路滤波器（无需外部元件）
  • 自动占空比校正（输出恒定为50%）
• ‌热管理‌：
  • TSSOP封装热阻：175.8°C/W（结到环境）
  • 符合JEDEC JESD51热标准

‌6. 文档结构指引‌

• ‌绝对最大额定值‌（Section 7.1）：包含ESD防护等级（HBM 2000V）
• ‌时序图‌（Section 8）：测试负载电路与抖动测量方法
• ‌典型曲线‌（Section 7.8）：传播延迟/抖动随频率变化关系