‌CDCVF2509 3.3V锁相环时钟驱动器技术文档总结

该CDCVF2509是一款高性能、低偏斜、低抖动、锁相环 （PLL） 时钟驱动器。该器件使用 PLL 将反馈 （FBOUT） 输出与时钟 （CLK） 输入信号在频率和相位上精确对齐。该器件专为与同步 DRAM 一起使用而设计。该CDCVF2509工作电压为3.3V VCC，并提供集成串联阻尼电阻器，设计用于驱动点对点负载。

一组5个输出和1组4个输出提供9个低偏斜、低抖动的CLK拷贝。输出信号占空比调整为50%，与CLK的占空比无关。每组输出通过控制（1G 和 2G）输入单独启用或禁用。当 G 输入为高电平时，输出与 CLK 在相位和频率上切换。当G输入为低电平时，输出被禁用至逻辑低电平状态。
*附件：cdcvf2509.pdf

与许多包含 PLL 的产品不同，该CDCVF2509不需要外部 RC 网络。片内包含用于PLL的环路滤波器，可最大限度地减少元件数量、电路板空间和成本。

该器件基于PLL电路，因此CDCVF2509需要一个稳定时间才能实现反馈信号与参考信号的锁相。在CLK上电和施加固定频率、固定相位信号后，以及PLL基准或反馈信号发生任何变化后，需要该稳定时间。可以通过将 AVCC 绑在地来绕过 PLL。

该CDCVF2509A的特点是在 0°C 至 85°C 范围内工作。

特性

• 设计符合并超过 PC133 SDRAM 注册 DIMM 规范修订版 1.1
• 扩频时钟兼容
• 工作频率：50MHz至175MHz
• 66MHz至166MHz时的静态相位误差分布为±125ps
• 66MHz至166MHz时的抖动（cyc - cyc）典型值= 70ps
• 先进的深亚微米工艺使功耗比当前一代的 PC133 器件降低 40% 以上
• 提供塑料 24 引脚 TSSOP
• 用于同步 DRAM 应用的锁相环时钟分配
• 将一个时钟输入分配到一个五个输出组和一个四个输出组
• 每个输出组的单独输出使能
• 外部反馈 （FBIN） 端子用于将输出同步到时钟输入
• 25 Ω片上串联阻尼电阻器
• 无需外部 RC 网络
• 工作电压为 3.3V

参数

‌1. 核心特性‌

• ‌高性能时钟分配‌：专为满足PC133 SDRAM寄存DIMM规范设计，支持50MHz至175MHz工作频率，静态相位误差±125ps（66MHz-166MHz），典型周期抖动70ps。
• ‌低功耗设计‌：采用先进深亚微米工艺，功耗比同代PC133器件降低40%以上。
• ‌集成化设计‌：内置25Ω串联阻尼电阻，无需外部RC网络，简化电路布局。
• ‌灵活控制‌：提供两组独立输出使能（1G/2G），分别控制5路（1Y0-4）和4路（2Y0-3）时钟输出。

‌2. 关键功能‌

• ‌锁相环（PLL）同步‌：通过外部反馈引脚（FBIN/FBOUT）实现输入时钟与输出的频率和相位精确对齐，反馈路径内置阻尼电阻。
• ‌稳定时间要求‌：上电或时钟信号稳定后需1ms锁定时间，确保相位同步（不适用于扩频时钟应用）。
• ‌旁路模式‌：通过将AVCC接地可绕过PLL，直接缓冲输入时钟。

‌3. 应用场景‌

• ‌DRAM系统‌：适用于同步DRAM的时钟分配。
• ‌时钟缓冲器‌：支持非PLL模式的时钟缓冲应用。

‌4. 电气参数‌

• ‌电压范围‌：3V至3.6V（AVCC≤VCC+0.7V）。
• ‌温度范围‌：0°C至85°C（工业级）。
• ‌动态性能‌：输出上升/下降时间≤1.1ns，传播延迟（旁路模式）1.8-3.9ns。

‌5. 封装与订购‌

• ‌封装类型‌：24引脚TSSOP（PW），型号包括CDCVF2509PW/PWR。
• ‌环保认证‌：符合RoHS标准，MSL等级1（260℃回流焊）。