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CDCEL913 具有 1.8V LVCMOS 输出的可编程 1-PLL VCXO 时钟合成器技术手册

科技绿洲 2025-09-18 14:47 次阅读
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CDCE913和CDCEL913器件是基于PLL的模块化、低成本、高性能、可编程时钟合成器。这些器件从单个输入频率产生多达三个输出时钟。每个输出都可以使用集成的可配置PLL在系统内针对高达230MHz的任何时钟频率进行编程。

CDCx913 具有独立的输出电源引脚 VDDOUT,用于 CDCEL913 为 1.8V,用于 CDCE913为 2.5V 至 3.3V。
*附件:cdcel913.pdf

输入接受外部晶体或LVCMOS时钟信号。可选的片内VCXO允许将输出频率与外部控制信号同步。

PLL 支持 SSC(扩频时钟),以获得更好的电磁干扰 (EMI) 性能。

该器件支持非易失性 EEPROM 编程,可根据应用轻松定制器件。所有器件设置都可通过SDA/SCL总线(2线串行接口)进行编程。

CDCx913 在 1.8V 环境中工作,工作温度范围为 –40°C 至 85°C。

特性

  • 可编程时钟发生器系列成员
    • CDCE913/CDCEL913:1-PLL,3 个输出
    • CDCE925/CDCEL925:2-PLL,5 个输出
    • CDCE937/CDCEL937:3-PLL,7 个输出
    • CDCE949/CDCEL949:4-PLL,9 路输出
  • 系统内可编程性和EEPROM
    • 串行可编程易失性寄存器
    • 用于存储客户设置的非易失性EEPROM
  • 灵活的输入时钟概念
    • 外部晶体:8MHz至32MHz
    • 片上VCXO:拉动范围±150ppm
    • 单端LVCMOS,最高可达160MHz
  • 自由选择输出频率,最高可达 230 MHz
  • 低噪声PLL内核
    • 集成 PLL 回路滤波器组件
    • 低周期抖动(典型值 50ps)
  • 独立的输出电源引脚
    • CDCE913:3.3V 和 2.5V
    • CDCEL913:1.8V
  • 灵活的时钟驱动器
    • 三个用户可定义的控制输入 [S0/S1/S2],例如 SSC 选择、频率切换、输出使能或断电
    • 为视频、音频USB、IEEE1394、RFID蓝牙、WLAN、以太网™和 GPS 生成高精度时钟
    • 生成与 TI-DaVinci™、OMAP™ 和 DSP 一起使用的通用时钟频率
    • 可编程 SSC 调制
    • 实现 0PPM 时钟生成
  • 1.8V器件电源
  • 宽温度范围:–40°C 至 85°C
  • 采用 TSSOP 封装
  • 用于轻松进行 PLL 设计和编程的开发和编程套件 (TI Pro-Clock™)

参数

image.png

方框图
image.png

1. 产品概述

  • 型号系列‌:CDCE913(3.3V/2.5V输出)与CDCEL913(1.8V输出),属于可编程时钟发生器家族,支持扩频时钟(SSC)以降低EMI。
  • 核心特性‌:
    • 单PLL设计,支持3路独立输出,频率范围最高至230MHz。
    • 集成非易失性EEPROM,支持用户配置存储及系统内编程(通过I²C接口)。
    • 支持外部晶体(8MHz–32MHz)或LVCMOS时钟输入,内置VCXO(压控晶体振荡器)实现频率同步。
    • 低周期抖动(典型值50ps),适用于视频、音频、USB、以太网等应用。

2. 关键功能

  • 扩频时钟(SSC) ‌:支持中心扩展(±0.25%至±2.0%)和下扩展(-0.25%至-2.0%),优化EMI性能。
  • 灵活控制‌:3个可编程引脚(S0/S1/S2)支持频率切换、输出使能、SSC模式选择等功能。
  • 多电压输出‌:独立供电引脚(VDDOUT)支持1.8V、2.5V或3.3V LVCMOS输出电平。

3. 应用场景

  • 典型应用‌:数字电视(D-TV)、机顶盒(STB)、DVD播放器/录像机、打印机、网络设备(WiFi、蓝牙、以太网PHY)。
  • 参考设计‌:提供音频/视频时钟生成方案,例如从27MHz输入衍生多路输出时钟。

4. 技术参数

  • 电气特性‌:
    • 工作电压:1.7V–1.9V(VDD),输出电源1.8V–3.6V(VDDOUT)。
    • 温度范围:-40°C至85°C。
    • 输出驱动能力:支持±8mA至±12mA(视电压模式)。
  • 时序性能‌:
    • 传播延迟:典型值3.2ns(3.3V模式)。
    • 周期抖动:70ps(峰峰值,典型值)。

5. 封装与开发支持

  • 封装‌:14引脚TSSOP(5mm×6.4mm)。
  • 开发工具‌:TI Pro-Clock™软件简化PLL配置与编程。

6. 设计注意事项

  • 布局建议‌:晶体需靠近器件,对称布线以减少寄生效应;电源引脚需就近放置去耦电容。
  • 未使用引脚处理‌:VCtrl悬空,其他未用输入接地,输出可浮空或禁用。
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