LMK04001 低噪声抖动清除器技术手册

LMK04000系列精密时钟调节器提供低噪声抖动清除、时钟乘法和分配，无需高性能压控晶体振荡器 （VCXO） 模块。LMK04000 系列采用级联 PLLatinum 架构，结合外部晶体和变容二极管，提供低于 200 飞秒 （fs） 的均方根 （RMS） 抖动性能。
*附件：lmk04001.pdf

级联架构由两个高性能锁相环 （PLL）、一个低噪声晶体振荡器电路和一个高性能压控振荡器 （VCO） 组成。第一个 PLL （PLL1） 提供低噪声抖动清除器功能，而第二个 PLL （PLL2） 执行时钟生成。PLL1 可以配置为与外部 VCXO 模块配合使用，或使用带有外部晶体和变容二极管的集成晶体振荡器。当与非常窄的环路带宽一起使用时，PLL1 使用 VCXO 模块或晶体的卓越近相位噪声（偏移低于 50 kHz）来清洁输入时钟。PLL1 的输出用作 PLL2 的清洁输入基准，在那里它锁定集成 VCO。PLL2的环路带宽可以优化，以清除远相位噪声（偏移量高于50 kHz），其中集成VCO的性能优于PLL1中使用的VCXO模块或晶体。

LMK04000系列具有双冗余输入、五个差分输出和可选的上电默认时钟。输入模块配备了信号丢失检测和自动或手动选择参考时钟。每个时钟输出由一个可编程分频器、一个相位同步电路、一个可编程延迟和一个LVDS、LVPECL或LVCMOS输出缓冲器组成。CLKout2上提供了默认启动时钟，可用于为现场可编程门阵列（FPGA）或微控制器提供初始时钟，在系统上电过程中对抖动清除器进行编程。

特性

• 级联 PLLatinum PLL 架构
• PLL1
• 相位检测器速率高达 40 MHz
• 集成低噪声晶体振荡器电路
• 带LOS的双冗余输入参考时钟
• PLL2
• 归一化 [1 Hz] PLL 本底噪声为 -224 dBc/Hz
• 鉴相器速率高达 100 MHz
• 输入倍频器
• 集成低噪声VCO
• 超低RMS抖动性能
• 150 fs RMS 抖动 （12 kHz – 20 MHz）
• 200 fs RMS 抖动 （100 Hz – 20 MHz）
• LVPECL/2VPECL、LVDS和LVCMOS输出
• 支持高达 1080 MHz 的时钟速率
• 上电时默认时钟输出 （CLKout2）
• 五个专用通道分频器和延迟模块
• 引脚兼容系列时钟设备
• 工业温度范围：-40 至 85 °C
• 3.15 V 至 3.45 V 工作电压
• 封装：48 引脚 LLP （7.0 x 7.0 x 0.8 mm）

参数

方框图

‌1. 产品概述‌
LMK04000系列是德州仪器（TI）推出的精密时钟调节器家族，包含LMK04001、LMK04002等型号，专为低噪声时钟生成和抖动清除设计。核心特性包括：

• ‌双级联PLL架构‌：PLL1（最高40MHz相位检测率）用于参考时钟清洁，PLL2（最高100MHz相位检测率）用于时钟生成。
• ‌超低抖动性能‌：RMS抖动低至150 fs（12kHz–20MHz带宽）。
• ‌多格式输出‌：支持LVPECL/2VPECL、LVDS和LVCMOS，频率最高1080MHz。
• ‌工业级工作范围‌：-40°C至85°C，3.15V–3.45V供电。

‌2. 关键功能‌

• ‌冗余参考输入‌：双路时钟输入（CLKin0/CLKin1）支持自动切换和手动选择模式，带丢失信号检测（LOS）。
• ‌集成VCO和晶体振荡器‌：内置低噪声VCO，可选外部晶体振荡器电路。
• ‌灵活时钟分配‌：5个独立输出通道，每通道可编程分频（2–510）、延迟（0–2250 ps）及同步控制（SYNC*引脚）。
• ‌全局控制‌：支持通过GOE引脚或寄存器全局启用/禁用输出。

‌3. 应用领域‌

• 数据转换器时钟、无线基础设施、网络设备（SONET/SDH）。
• 医疗、军事/航空航天、测试测量及视频设备。

‌4. 电气特性‌

• ‌相位噪声‌：PLL2归一化噪声底低至-224 dBc/Hz（1Hz带宽）。
• ‌输出类型配置‌：LVDS（100Ω差分）、LVPECL（50Ω至VCC-2V）、LVCMOS（5pF负载）。
• ‌功耗‌：典型值435mA（全输出使能），支持低功耗模式。

‌5. 设计支持‌

• ‌环路滤波器‌：PLL1需外置窄带滤波器（推荐<200Hz带宽），PLL2支持内置高阶滤波器组件。
• ‌热管理‌：48引脚WQFN封装（7x7mm），需通过裸露焊盘散热（θJA=27.4°C/W）。
• ‌编程接口‌：通过Microwire（CLK/DATA/LE）配置32位寄存器，需按顺序初始化R0-R15。

‌6. 典型电路‌

• 外部VCXO或晶体驱动OSCin端口，配合PLL1实现频率锁定。
• 输出推荐AC耦合，LVDS/LVPECL需匹配终端电阻（如120Ω发射极电阻）。

‌7. 性能数据‌

• 使用高质量VCXO时，250MHz LVDS输出RMS抖动可低至130 fs（12kHz–20MHz）。
• 晶体振荡器模式下，245.76MHz时钟抖动约230 fs（100Hz–20MHz）。

‌文档还包含详细引脚定义、寄存器映射、时序图及布局建议，适用于高精度时钟系统设计。