‌CDCE72010 高性能时钟同步器、抖动清除器和时钟分配器总结-电子发烧友网

该CDCE72010是一款高性能、低相位噪声和低偏斜时钟同步器，可将VCXO（压控晶体振荡器）或VCO（压控振荡器）频率同步到两个参考时钟之一。时钟路径是完全可编程的，为用户提供了高度的灵活性。以下关系适用于分隔线：

频率（VCXO_IN 或 AUX_IN）/频率（PRI_REF 或 SEC_REF）= （PN）/（RM）

VC（X）O_IN时钟通过选择外部VC（X）O和环路滤波器组件，工作频率高达1.5GHz。PLL环路带宽和阻尼系数可以调整以满足不同的系统要求。
*附件：cdce72010.pdf

该CDCE72010可以锁定到两个参考时钟输入（PRI_REF和SEC_REF）之一，并支持频率保持模式，以实现故障安全和系统冗余。CDCE72010的输出是用户可定义的，可以是多达 10 个 LVPECL/LVDS 输出或多达 20 个 LVCMOS 输出的任意组合。内置同步锁存器确保所有输出同步，实现极低的输出偏斜。

所有器件设置，包括输出信号、分压器值选择、输入选择等，都可通过SPI（4线串行外设接口）进行编程。SPI 允许单独控制设备设置。

该器件在3.3V环境中工作，工作温度范围为–40°C至+85°C。

该CDCE72010采用 64 引脚无铅“绿色”塑料四方扁平封装，带有增强型底部导热垫以实现散热。德州仪器（TI）的封装代号为 RGC （S-PQFP-N64）。

特性

高性能 LVPECL、LVDS、LVCMOS PLL 时钟同步器
两个参考时钟输入（初级和次级时钟），用于冗余
支持，可手动或自动选择
接受两个高达 500MHz 的差分输入（LVPECL 或 LVDS）基准电压源
（或两个高达 250MHz 的 LVCMOS 输入）作为 PLL 基准电压源
VCXO_IN时钟与两个参考时钟之一同步
VCXO_IN频率高达 1.5GHz （LVPECL），
LVDS 为 800MHz，LVCMOS 电平信令为
250MHz
输出可以是LVPECL、LVDS和LVCMOS
的组合（多达10个差分LVPECL或LVDS输出或多达
20个LVCMOS输出），输出9可以转换为
辅助输入，作为第二个VC（X）O。
输出分频器可选择在每个输出上单独分配 1、2、3、4、5、6、8、10、
12、16、18、20、24、28、30、32、36、40、42、48、50、56、60、64、70
或 80 最多 8 个分频器。（除输出 0 和 9 外
，输出 0 跟随输出 1 分压器，输出 9
跟随输出 8 分压器）
SPI可控器件设置
通过SPI接口进行单独的输出使能控制
集成片上非易失性存储器（EEPROM），无需向器件施加高压即可存储设置
可选配置引脚，可在存储在EEPROM中的两个默认设置
之间进行选择
低 PLL 环路带宽的高效抖动清除
极低相位噪声PLL内核
可编程相位偏移（输入基准到输出）
200μA至3mA的宽电荷泵电流范围
预设电荷泵至V ~~CC_CP~~ /2用于快速设置VC（X）O中心频率，通过SPI总线控制
SERDES 启动模式（取决于 VCXO 范围）
辅助输入：输出 9 可作为第二个 VCXO 输入来驱动
所有输出或用作 PLL 反馈信号
RESET或HOLD输入引脚，用作复位或保持功能
REFERENCE SELECT用于在主参考时钟和次参考
时钟之间进行手动选择
POWER DOWN （PD）将设备置于待机模式
模拟和数字 PLL 锁定指示器
用于单端输入信号的内部生成的VBB偏置电压
由HOLD引脚或SPI总线激活频率保持模式，以改善
故障安全作
输入到所有输出偏斜控制
每个输出分频器的每个输出的单独偏斜控制
封装在QFN-64封装中
ESD保护超过2kV HBM
工业温度范围为 –40°C 至 85°

参数

方框图

‌1. 产品概述‌
CDCE72010是德州仪器（TI）推出的一款高性能时钟同步器、抖动清除器和时钟分配器，支持多种时钟输入和输出配置，适用于高端电信、无线通信及精密测试设备。

‌2. 关键特性‌

‌输入支持‌：
- 2路参考时钟输入（主/备），支持手动或自动切换。
- 支持差分输入（LVPECL/LVDS，最高500MHz）或单端输入（LVCMOS，最高250MHz）。
‌输出配置‌：
- 最多10路差分输出（LVPECL/LVDS）或20路单端输出（LVCMOS）。
- 输出分频器可独立配置，支持1至80的分频比。
‌灵活控制‌：
- 通过SPI接口编程控制，支持非易失性存储器（EEPROM）存储配置。
- 支持频率保持模式（Hold-Over），提升系统冗余性。

‌3. 技术参数‌