浅谈数字芯片的常用术语

文章来源：老虎说芯

原文作者：老虎说芯

本文主要讲述数字芯片的常用术语。

核心概念与目标

PPA (Power, Performance, Area)

解释: 这是数字芯片设计永恒的“铁三角”。Power指芯片功耗，越低越好；Performance通常指芯片能跑多快（频率），越高越好；Area指芯片的面积，越小成本越低。

行家视角: 这三者是互相矛盾、需要权衡的。比如，为了提高性能，你可能需要插入更多的buffer，这会增加面积和功耗。工程师很大程度上就是根据项目需求，在PPA之间找到最佳的平衡点。这是我们一切工作的出发点和最终目标。

Foundry / Fab(晶圆厂)

解释: 制造芯片的工厂。比如台积电(TSMC)、三星(Samsung)、中芯国际(SMIC)。

行家视角: 物理设计的所有工作，最终都是为了生成一个能让Foundry看懂并制造出来的版图文件。我们必须严格遵守他们提供的规则。

Process Node / Tech Node (工艺节点)

解释: 指的是芯片制造工艺的水平，比如28nm, 16nm, 7nm, 5nm。数字越小，代表晶体管可以做得越小，单位面积能集成的晶体管就越多。

行家视角: 对物理设计工程师来说，节点越先进，意味着设计规则（DRC）越复杂，线间距（spacing）越小，串扰（crosstalk）和电压降（IR drop）等问题越严重，设计挑战呈指数级增长。

PDK (Process Design Kit)

解释: Foundry提供给我们设计公司的一套数据包，是连接设计和制造的桥梁。

行家视角: PDK就是物理设计工程师的“法律和字典”。它里面包含了标准单元库（Standard Cell Library）、技术文件（Tech File, 如.tf,.lef）、设计规则文件（DRC/LVS Rule Deck）等等。

Tapeout / TO (流片)

解释: 设计完成的最后一步，指将最终的版图数据（通常是GDSII或OASIS格式）提交给Foundry进行生产。

行家视角: Tapeout是一个里程碑，但也意味着巨大的成本投入。一旦Tapeout，再发现问题就晚了，损失可能是数百万甚至上千万美元。所以我们之前的每一步验证都必须做到极致。

设计流程中的关键术语

RTL (Register Transfer Level)

解释: 硬件描述语言（如Verilog, VHDL）写成的代码，描述了芯片的逻辑功能，是前端设计的产物，也是我们物理设计的起点。

行家视角: RTL的质量直接决定了PPA的上限。一个“烂”的RTL，神仙也难做出好的物理实现。我们会经常和前端设计师沟通，建议他们优化RTL结构，比如打断长逻辑链、优化状态机等。

Synthesis (综合)

解释: 使用EDA工具（如Synopsys的Fusion Compiler/DC, Cadence的Genus）将RTL代码“翻译”成由逻辑门（与门、或门、触发器等标准单元）组成的门级网表（Gate-level Netlist）。

行家视角: 综合是连接逻辑设计和物理设计的关键一步。综合的好坏直接影响初始的时序和面积。这一步需要高质量的约束文件（SDC）作为指导。

SDC (Synopsys Design Constraints)

解释: 一个时序约束文件，是设计的“性能合同”。它定义了时钟频率、输入/输出延迟、设计中的伪路径（false path）等。

行家视角: SDC是整个物理设计流程的指挥棒。如果SDC错了，那么后面所有的时序优化、收敛工作都是在“缘木求鱼”。检查和确认SDC的质量，是我们开始P&R前最重要的任务之一。

Floorplan (布局规划)

解释：在芯片上“画地盘”。决定芯片的整体形状，放置大的模块（Macro，如SRAM、IP核），规划电源网络（Power Grid），以及确定IO引脚的位置。

行家视角: Floorplan是艺术和经验的结合。一个好的Floorplan决定了项目的成败。它需要预判后续布局布线的拥塞（Congestion）和时序热点（Timing Hotspot）。一个糟糕的Floorplan，后面再怎么努力都难以挽救。

CTS (Clock Tree Synthesis - 时钟树综合)

解释: 生成一个“树状”网络，将时钟信号从时钟源（Clock Source）精准、同步地传递到芯片里每一个需要时钟的触发器（Flip-flop）。

行家视角: CTS是整个设计的“心脏起搏器”。我们的目标是控制Skew（时钟到达不同触发器的时间差）和Latency（时钟从源头到终点的总延迟）。先进工艺下，我们还会设计复杂的Mesh Clock或Multi-source CTS来获得更好的性能。

Routing (布线)

解释: 用金属导线将芯片上所有的标准单元和宏单元根据网表连接起来。分为全局布线（Global Routing）和详细布线（Detail Routing）。

行家视角: 布线不仅仅是连线，更要考虑**SI (Signal Integrity)**问题，尤其是串扰（Crosstalk）。在先进节点，我们会通过加屏蔽线（Shielding）、调整间距等手段来避免信号间互相干扰。

验证与签核（Signoff）

STA (Static Timing Analysis - 静态时序分析)

解释: 在不运行仿真（Simulation）的情况下，通过计算逻辑路径的延迟，来检查设计是否满足SDC中定义的时序要求。是性能签核的核心。

行家视角: 我们每天都在跟STA报告打交道。主要修复两种违例（Violation）：Setup Violation（信号太慢，下一拍来临前数据没准备好）和Hold Violation（信号太快，当前拍还没结束数据就变了）。工具如PrimeTime (PT)是行业标准。

DRC (Design Rule Check - 设计规则检查)

解释: 检查版图是否满足Foundry制定的所有物理制造规则。比如最小线宽、最小间距等。

行家视角: DRC必须100%干净（clean），一个DRC错误都不能留。这直接关系到芯片能否被制造出来。我们会用Calibre或ICV这样的工具来跑DRC检查。

LVS (Layout Versus Schematic - 版图与电路图对比)

解释: 对比最终的物理版图和最初的门级网表，确保两者在电气连接上是完全一致的。

行家视角: LVS同样必须100%干净。LVS不通过，意味着我们做的物理版图和逻辑设计的功能不符，这是致命错误。

Signoff (签核)

解释: 在Tapeout之前，对设计进行一系列最终、最严格的检查和确认的过程。

行家视角: Signoff不是一个动作，而是一个状态。它意味着我们已经完成了所有必要的分析和验证（STA, DRC, LVS, IR Drop, EM等），并对结果负责，确认设计可以送去生产了。这背后是巨大的责任和压力。

这些术语构成了我们日常工作的基本框架。先理解它们各自的含义，然后在实际项目中去体会它们是如何相互关联、相互影响的。