AD9542双路DPLL、四路输入、10路输出、多服务线路卡时钟转换器和抖动清除器技术手册

概述
AD9542的10个时钟输出与最多四个输入基准电压源之一同步。数字锁相环(DPLL)可减少与外部基准电压源相关的时序抖动。借助数字控制环路和保持电路，即使所有参考输入都失效，也能持续产生低抖动输出信号。

AD9542采用48引脚LFCSP (7 mm × 7 mm)封装，额定温度范围为−40°C至+85°C。

请注意，在整篇数据手册中，多功能引脚（如SDO/M5）由整个引脚名称或引脚的单个功能表示；例如M5即表示仅与此功能相关。
数据表：*附件：AD9542双路DPLL、四路输入、10路输出、多服务线路卡时钟转换器和抖动清除器技术手册.pdf

应用

• SyncE 抖动清除和同步
• 光传输网络(OTN)、SDH、宏和小型蜂窝基站
• 具有抖动净化功能的OTN映射/解映射
• 小型基站时钟，包括基带和无线电
• Stratum 2、Stratum 3e 和 Stratum 3 保持、抖动清除及相位瞬态控制
• JESD204B 支持模数转换器(ADC)和数模转换器(DAC)时钟
• 有线基础设施
• 载波以太网

特性

• 双路DPLL可同步2 kHz至750 MHz物理层时钟，提供高噪声参考源的频率转换以及抖动净化功能
• 符合 ITU-T G.8262 和 Telcordia GR-253 标准
• 支持 Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824 和 G.825
• 连续频率监控和参考验证，频率偏差低至50 ppb
• 两个DPLL具有24位小数分频器和24位可编程模数
• 可编程数字环路滤波器带宽：10−4 Hz至1850 Hz
• 自动和手动保持和参考切换，提供零延迟、无中断或相位増建操作
• 基于优先级的可编程参考切换，支持手动、自动恢复和自动非恢复模式
• 5对时钟输出引脚，每对引脚均可用作差分LVDS/HCSL/CML或2路单端输出（1 Hz至500 MHz）
• 2 个差分或 4 个单端输入基准电压源
• 交叉点多路复用器将基准输入与 PLL 互连
• 支持嵌入式（调制）输入/输出时钟信号
• 快速DPLL锁定模式
• 提供内部功能，结合晶振或晶体振荡器的低相位噪声以及TCXO或OCXO的频率稳定性和精度
• 为自主初始化提供外部EEPROM支持
• 1.8 V单电源供电，具有内部调节特性
• 内置温度监控/报警和温度补偿，可增强零延迟性能

功能框图

引脚配置描述

典型性能特征

工作原理

概述

AD9542提供与所选（活动）参考时钟在相位和频率上直接相关的时钟输出，但抖动特性由系统时钟、DCO和模拟输出PLL（APLL）决定。AD9542支持多达四个参考输入和输入频率，范围从2 kHz到750 MHz。该器件有两个数字PLL。

每个DPLL都有一个可编程数字环路滤波器，可极大地减少从活动参考输出的抖动，并且这四个DPLL可以相互独立运行。AD9542支持手动和自动混频功能。在混频状态下，AD9542会继续提供输出，就好像系统时钟存在一样。混频输出频率是输出频率在过渡到混频状态之前历史记录的时间平均值。该器件提供手动和自动参考切换功能，当活动参考降级或完全失效时可用。

AD9542包含一个系统时钟乘法器和两个DPLL，每个都级联有自己的APLL。

输入信号首先进入DPLL，DPLL执行抖动消除和大部分频率转换。每个DPLL都有一个48位DCO输出，产生162 MHz至350 MHz范围内的信号。

DCO输出进入APLL，APLL将信号倍频到2.424 GHz至3.323 GHz（通道0）或3.323 GHz至4.040 GHz（通道1）的范围。经过2分频后，该信号被发送到时钟分配部分，由32位Q分频器和输出驱动器进行分频。通道0有六个输出，通道1有四个输出。

XOA和XOB输入为系统时钟提供输入。这些引脚可接受20 MHz至300 MHz范围内的频率，或25 MHz至52 MHz范围内的晶体连接，直接跨接在XOA和XOB引脚上。系统时钟为频率监控器、DPLL和内部切换逻辑提供时钟。

AD9542有五个差分输出驱动器。五个输出驱动器中的每一个都有一个专用的32位可编程Q分频器。

每个差分驱动器可配置为500 MHz，可配置为带外部上拉电阻的CML驱动器，或带外部下拉电阻的HCSL驱动器。有三种驱动强度：

• 7.5 mA模式用于CML和HCSL交流耦合LVDS。当用作与LVDS兼容的驱动器时，必须进行交流耦合，并在差分对上端接一个100 Ω电阻。
• 15 mA模式产生电压摆幅，与LVPECL兼容。如果需要LVPECL直流信号电平，设计者必须应用交流耦合并重新偏置AD9542输出。15 mA模式也可与图34和图35所示的端接方案一起使用，以产生具有共模LVDS偏置的LVDS信号。
• 12 mA模式介于其他两种设置之间。

参考输入物理连接

两对引脚（REFA/REFAA和REFB/REFBB）为每个差分对的接收器提供参考。用户可以将每个差分对重新配置为两个单端参考输入。为适应具有缓慢上升沿和下降沿的差分信号和单端输入接收器，采用迟滞。迟滞可防止接收器断开连接或浮动输入导致无法振荡。

配置为差分操作时，输入接收器可交流耦合或直流耦合。如果输入接收器配置为直流耦合LVDS模式，输入接收器能够接受直流耦合LVDS信号。接收器可内部偏置以处理交流耦合操作；不过，内部没有50 Ω或100 Ω端接。