ADF4378具有集成VCO和确定性通用脉冲重定时器的微波宽带合成器技术手册-电子发烧友网

概述
ADF4378 是一款高性能、超低抖动、整数 N 锁相环 (PLL)，具有集成压控振荡器 (VCO) 和系统电压源 (SYSREF) 重定时器，非常适合数据转换器和混合信号前端 (MxFE) 时钟应用程序。高性能 PLL 具有 −239 dBc/Hz：归一化带内相位本底噪声、超低 1/f 噪声以及高相位/频率检测器 (PFD) 频率，可实现超低带内噪声和集成抖动。ADF4378 的基本 VCO 和输出分频器可产生 800 MHz 至 12.8 GHz 的频率。ADF4378 集成了所有必需的电源旁路电容器，可节省紧凑板上的板空间。
数据表：*附件：ADF4378具有集成VCO和确定性通用脉冲重定时器的微波宽带合成器技术手册.pdf

对于多个数据转换器和 MxFE 时钟应用，通过对输出同步特性实现自动基准，对过程、电压和温度特性的输出延迟实现匹配的基准，并对输出延迟调整功能特性实现低于 ±0.1 ps 的无抖动基准，ADF4378 简化了其他时钟解决方案所需的时钟对齐和校准程序。

通用脉冲重定时器功能可实现 SYSREF、SYNC 和多芯片同步 (MCS) 架构的可预测且精确的多芯片时钟和脉冲对齐。通过将 ADF4378 与分配基准和 SYSREF 信号对的集成电路 (IC) 配对，支持 JESD204B 和 JESD204C 子类 1 解决方案。脉冲重定时器功能允许广泛分布的 SYSREF 仅满足较慢的基准频率时序而不是更严格的输出时钟时序，从而简化了系统设计。串行外设接口 (SPI) 可选电流模式逻辑 (CML)/低电压正/伪发射极耦合逻辑 (LVPECL) 或低压差分信号 (LVDS)，SYSREF 输入和 LVDS SYSREF 输出允许 CML 到 LVDS 信号转换，这简化了各种转换器的时钟和 SYSREF 对齐。脉冲重定时器功能还可与其他 IC 的收发器 MCS 信号和 SYNC 信号一起使用。
特性

输出频率范围：800MHz 至 12.8GHz
抖动 = 18 fs ~~RMS~~ （集成带宽：100 Hz 至 100 MHz）
抖动 = 27 fs ~~RMS~~ （ADC SNR 方法）
宽带本底噪声：12 GHz 时为 -160 dBc/Hz
PLL 规格：
- -239 dBc/Hz：归一化带内相位本底噪声
- -147 dBc/Hz：归一化带内 1/f 噪声
- 鉴相器频率达 500 MHz
基准输入频率达 1 GHz
典型 -100 dBc PFD 杂散
基准输出延迟规格
- 零件间标准偏差：3 ps
- 温度漂移：0.03 ps/℃
- 调整步长：<+/-0.1 ps
多芯片输出相位对齐
重新定时的 LVDS SYSREF 输出
3.3V 和 5V 电源
7 mm x 7 mm 48 引脚 LGA 封装

应用

高性能数据转换器和 MxFE 时钟
无线基础设施（MC-GSM、5G）
测试和测量
具有集成数据转换器的 FPGA

功能框图

时序图

引脚配置描述

典型性能特征

模数转换器（ADC）采样时钟输入驱动要求

现代高速、高分辨率的ADC是敏感组件，在许多方面能够达到甚至超越实验室仪器的性能。模拟信号输入上的噪声或干扰信号、采样时钟输入上的电压参考，都很容易在数字化数据中显现出来。为了使ADC发挥出最佳性能，采样时钟输入必须由干净、低抖动的信号驱动。

图106展示了典型ADC采样时钟输入的简化版本。在图106中，不同ADC的输入引脚可能标记为ENC±（用于编码）或CLK±（用于时钟）。该输入由一个差分限幅放大器级组成，其后是一个缓冲器，该缓冲器直接控制ADC的采样保持电路。

图106. 简化的采样时钟电路

采样时钟输入放大器也受益于快速转换的输入信号，因为放大器自身存在噪声。通过快速转换跨越交叉区域，与转换缓慢时相比，放大器噪声产生的抖动更小。如图106所示，ADC的采样时钟输入通常为差分形式，差分采样时钟的共模电压比ADF4378的输出电压低。图106还展示了具有不同共模电压的采样时钟输入。大多数ADC应用需要交流耦合来在两种共模电压之间转换。

ADF4378输出网络

ADF4378的差分输出旨在与大多数差分信号器件连接，同时驱动具有远场端接的传输线。图108、图109和图110展示了交流耦合输出配置。请注意，在某些接收器器件中，100Ω端接电阻位于器件内部，在这种情况下，外部100Ω电阻就无需使用。

ADF4378还与需要50Ω端接的单端输出器件连接。在这种情况下，未使用的差分输出应交流耦合至50Ω端接。对于图110中的单端示例，CLKP和CLKN引脚可短路。