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一文详解Vivado时序约束

FPGA设计论坛 来源:CSDN技术社区 2025-03-24 09:44 次阅读
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一、概览

e3ef9d9a-0561-11f0-9310-92fbcf53809c.png

二、创建约束

Vivado的时序约束是保存在xdc文件中,添加或创建设计的工程源文件后,需要创建xdc文件设置时序约束。时序约束文件可以直接创建或添加已存在的约束文件,创建约束文件有两种方式:Constraints Wizard和Edit Timing Constraints,在综合后或实现后都可以进行创建。

2.1 Constraints Wizard

Constraints Wizard流程下将会以引导式的方式帮助用户设置约束,以综合后的设置为例,在Flow Navigator窗口中,进入Synthesis->Open Synthesized->Constraints Wizard

e401298e-0561-11f0-9310-92fbcf53809c.png

点击Constraints Wizard,弹出弹框提示无约束文件,选择Define Target

e41f5b0c-0561-11f0-9310-92fbcf53809c.png

选择Create File创建约束文件

e43047aa-0561-11f0-9310-92fbcf53809c.png

File name设置约束文件名字,File location设置约束文件保存路径,默认即可

e455e348-0561-11f0-9310-92fbcf53809c.png

勾选Target下的方框后,右下角的OK 高亮,点击OK。

e45d6dc0-0561-11f0-9310-92fbcf53809c.png

在Source窗口中查看创建的约束文件,包含了timing_set.xdc文件,说明创建成功

e4813c82-0561-11f0-9310-92fbcf53809c.png

2.2 Edit Timing Constraints

Edit Timing Constraints和Constraints Wizard处于相同的标题下

e48bd6b0-0561-11f0-9310-92fbcf53809c.png

点击Edit Timing Constraints,进入设置界面,左侧中显示可设置的约束类型,默认是选择Create Clock,点击红框中的“+”号,进入添加界面

e4a51ea4-0561-11f0-9310-92fbcf53809c.png

输入Clock name,设置Source object和时钟周期相关值,点击OK,

e4b32e54-0561-11f0-9310-92fbcf53809c.png

点击保存图标后按ctrl+s,弹出保存框,点击OK

e4d70324-0561-11f0-9310-92fbcf53809c.png

设置保存的约束文件名后,点击OK

e4e1e24e-0561-11f0-9310-92fbcf53809c.png

在All Constraints中将出现刚刚设置的约束

e4fca1a6-0561-11f0-9310-92fbcf53809c.png

2.3 Constraints目录下创建

Source窗口下进入Constraints中,鼠标点击右键弹出弹窗,进入Add sources中可以创建或添加约束文件

e50cffd8-0561-11f0-9310-92fbcf53809c.png

点击Next

e52d597c-0561-11f0-9310-92fbcf53809c.png

选择Create File

e53b62c4-0561-11f0-9310-92fbcf53809c.png

输入约束文件名,点击OK保存成功

e56038b0-0561-11f0-9310-92fbcf53809c.png

2.4 Sources窗口“+”创建

在Source窗口下,有一个“+”图标,点击该图标

e56cd700-0561-11f0-9310-92fbcf53809c.png

进入Add Sources窗口,剩余操作和2.3 Constraints目录下创建相同

e5934052-0561-11f0-9310-92fbcf53809c.png

2.5 菜单栏File中创建

在菜单栏File中的列表中,选择“Add Sources”

e5ae4938-0561-11f0-9310-92fbcf53809c.png

进入Add Sources界面

e5d5dde0-0561-11f0-9310-92fbcf53809c.png

选择Create File,后续的操作和2.3节相同

e5f47dae-0561-11f0-9310-92fbcf53809c.png

三、设置约束

3.1 约束类型

vivado支持的约束有5大类,具体见下图

e603f2f2-0561-11f0-9310-92fbcf53809c.png

在timing constraints中显示了可设置的约束,左侧点击要设置的约束类型,右侧序号2位置处自动显示该类约束,此时再点击3,自动进入创建约束的窗口中。

e631dd7a-0561-11f0-9310-92fbcf53809c.png

进入set system jitter窗口

e63e2706-0561-11f0-9310-92fbcf53809c.png

3.2 约束命令

各种约束的使用格式可参见Language Templates,在Language templates的模板templates中,XDC中Timing Constraints选择需要设置的约束,右侧Preview自动显示约束的格式

e65fe224-0561-11f0-9310-92fbcf53809c.png

原文链接:https://blog.csdn.net/zyp626/article/details/132866676

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原文标题:Vivado之时序约束操作大全

文章出处:【微信号:gh_9d70b445f494,微信公众号:FPGA设计论坛】欢迎添加关注!文章转载请注明出处。

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