0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Vivado进行时序约束的两种方式

汽车玩家 来源:科学计算technomania 作者:猫叔 2020-03-08 17:17 次阅读

时序约束辅助工具

上面我们讲的都是xdc文件的方式进行时序约束,Vivado中还提供了两种图形界面的方式,帮我们进行时序约束:时序约束编辑器(Edit Timing Constraints )和时序约束向导(Constraints Wizard)。两者都可以在综合或实现后的Design中打开。

1. 时序约束编辑器

打开之后就可显示出我们之前做的所有约束,当然,还可以再添加、删除或修改时序约束。

比如我们要新添加一个主时钟,先选中左边的Create Clock,再点击+号添加约束,然后就会看到下面的界面,按下图中步骤操作。

其中,选择时钟按钮会弹出一个新的窗口,如下图所示,我们只需根据时钟名字进行查找并选择即可。

2. 时序约束向导

时序约束向导可以自动识别出未约束的主时钟,我们把wave_gen工程的xdc文件中对clk2的时钟约束注释掉,重新综合并实现后,打开时序约束向导,可以看到clk2被检测出未约束,点击编辑按钮,设置参数后就可完成约束。

时序约束向导会按照主时钟约束、衍生时钟约束、输入延迟约束、输出延迟约束、时序例外约束、异步时钟约束等的顺序引导设计者创建约束。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 时序约束
    +关注

    关注

    1

    文章

    111

    浏览量

    13349
  • Vivado
    +关注

    关注

    18

    文章

    787

    浏览量

    65089
收藏 人收藏

    评论

    相关推荐

    Vivado时序问题分析

    有些时候在写完代码之后呢,Vivado时序报红,Timing一栏有很多时序问题。
    的头像 发表于 01-05 10:18 378次阅读

    FPGA时序约束--基础理论篇

    时序约束可以让VIvado和Quartus等FPGA开发软件,在布线时检测综合出来的逻辑电路是否满足这个时序要求,并生成时序报告。
    发表于 11-15 17:41

    FPGA I/O口时序约束讲解

    前面讲解了时序约束的理论知识FPGA时序约束理论篇,本章讲解时序约束实际使用。
    发表于 08-14 18:22 910次阅读
    FPGA I/O口<b class='flag-5'>时序</b><b class='flag-5'>约束</b>讲解

    FPGA时序约束之建立时间和保持时间

    FPGA中时序约束是设计的关键点之一,准确的时钟约束有利于代码功能的完整呈现。进行时序约束,让软件布局布线后的电路能够满足使用的要求。
    发表于 08-14 17:49 805次阅读
    FPGA<b class='flag-5'>时序</b><b class='flag-5'>约束</b>之建立时间和保持时间

    浅谈时序设计和时序约束

      本文主要介绍了时序设计和时序约束
    的头像 发表于 07-04 14:43 776次阅读

    Vivado综合阶段什么约束生效?

    Vivado综合默认是timing driven模式,除了IO管脚等物理约束,建议添加必要的时序约束,有利于综合逻辑的优化,同时综合后的design里面可以评估
    的头像 发表于 07-03 09:03 434次阅读

    用 TCL 定制 Vivado 设计实现流程

    约束,可以生成时序报告,在每一步都能输出包含有网表、约束以及布局布线信息(如果有)的设计检查点(DCP)文件,大大缩短了运行时间。从使用方式
    发表于 06-28 19:34

    时序约束怎么用?时序约束到底是要干嘛?

    很多小伙伴开始学习时序约束的时候第一个疑惑就是标题,有的人可能会疑惑很久。不明白时序约束是什么作用,更不明白怎么用。
    的头像 发表于 06-28 15:10 931次阅读
    <b class='flag-5'>时序</b><b class='flag-5'>约束</b>怎么用?<b class='flag-5'>时序</b><b class='flag-5'>约束</b>到底是要干嘛?

    如何在Vivado中添加时序约束呢?

    今天介绍一下,如何在Vivado中添加时序约束Vivado添加约束的方法有3种:xdc文件、时序
    的头像 发表于 06-26 15:21 2143次阅读
    如何在<b class='flag-5'>Vivado</b>中添加<b class='flag-5'>时序</b><b class='flag-5'>约束</b>呢?

    如何在Vivado中添加时序约束

    前面几篇文章已经详细介绍了FPGA时序约束基础知识以及常用的时序约束命令,相信大家已经基本掌握了时序约束
    的头像 发表于 06-23 17:44 1364次阅读
    如何在<b class='flag-5'>Vivado</b>中添加<b class='flag-5'>时序</b><b class='flag-5'>约束</b>

    FPGA时序约束之衍生时钟约束和时钟分组约束

    在FPGA设计中,时序约束对于电路性能和可靠性非常重要。在上一篇的文章中,已经详细介绍了FPGA时序约束的主时钟约束
    发表于 06-12 17:29 1383次阅读

    FPGA主时钟约束详解 Vivado添加时序约束方法

    在FPGA设计中,时序约束的设置对于电路性能和可靠性都至关重要。在上一篇的文章中,已经详细介绍了FPGA时序约束的基础知识。
    发表于 06-06 18:27 6899次阅读
    FPGA主时钟<b class='flag-5'>约束</b>详解 <b class='flag-5'>Vivado</b>添加<b class='flag-5'>时序</b><b class='flag-5'>约束</b>方法

    约束时序分析的概念

    很多人询问关于约束时序分析的问题,比如:如何设置setup,hold时间?如何使用全局时钟和第二全局时钟(长线资源)?如何进行分组约束?如何约束
    的头像 发表于 05-29 10:06 401次阅读
    <b class='flag-5'>约束</b>、<b class='flag-5'>时序</b>分析的概念

    Vivado使用进阶:读懂用好Timing Report

    对 FPGA 设计的实现过程必须以满足 XDC 中的约束为目标进行。那我们如何验证实现后的设计有没有满足时序要求?又如何在开始布局布线前判断某些约束有没有成功设置?或是验证
    的头像 发表于 05-04 11:20 2675次阅读
    <b class='flag-5'>Vivado</b>使用进阶:读懂用好Timing Report

    对哪些信号需要进行FPGA时序上的约束啊?

    问一下啊,在写时序约束的时候,如何根据设计的要求进行时序上的约束啊,看了好多网上的资料,说的都是有关约束的一些原理。有没有那位大侠给个设计实
    发表于 04-23 11:42