哪种会影响栅极泄漏和动态功率密度

大量的新节点、半节点，以及在两者之间的每一个数字的产生正在芯片制造商之造成混淆。虽然大多数人认为有选择是好事，但大家并不清楚哪个或哪些选择是上策。

问题在于哪个IP可用于这些节点；该IP在功率、性能、面积和对各种噪声类型的敏感度方面与其他节点的差异如何；面对不同的节点和nodelet，不同版本的IP对应那些不同制造工艺进行测试。因为大多数新的不全节的节点定义尚未明确。因此，对于哪种类型的晶体管会被使用，哪种会影响栅极泄漏和动态功率密度，以及这将如何影响相邻的IP和其他组件需要多少额外的掩模图案等等问题，现在下结论还为时过早。

ClioSoft公司的营销副总裁Ranjit Adhikary表示：“现在，不同厂商之间的节点数字和名字不尽相同，每一种的PPA（性能、功耗、面积）表现怎么样？因为PPA是决定你设计产品使用哪种IP的最基础因素。但是，因为选择太多，现在你需要查看哪些代工厂提供它，它支持哪个节点。对于每个IP，可能会有不同的内存或缓存，并且因代工厂、类别和工艺节点而异。”

但是，所有主要的工艺节点都有多种类型，多个部分节点从22nm到3nm不等。这引发了关于哪些IP可用的问题，它是否已针对每个节点进行了充分的特性描述和测试，以及是否会支持适用于不同的终端市场所需要的时间。这对移动器件而言并不是问题，在过去的几十年中，移动器件以相对较短的产品周期占据了芯片市场的主导地位，但对于工业和汽车应用而言则完全是另外一回事，此处的器件需要数十年的支持。

Synopsys公司DesignWare Analog和MSIP解决方案集团的高级营销总监Navraj Nandra表示：“我们从未见过如此的代工厂节点激增。我们有从18nm到1nm的节点名称。但这需要管理层承诺投资一个节点。他们希望看到硬IP是否可用，为此，你需要一个可用的SoC，因为你确实希望看到在新节点中使用的IP的芯片测试报告。这同样需要IP供应商的投资。所以代工厂可能会从时序角度和ROI角度（如高速内存接口或基于HBM的产品）中找到一些稍好的东西。 但你也可能在这里花一大笔钱，却赚不到钱。”

这似乎是IP开发人员的一致意见。他们没有像过去那样支持每个节点，而是试图评估哪些节点可能产生足够的产量，以创造合理的投资回报。努力并不总是转化为利润，特别是在高级节点上，而错误的选择可能代价高昂。

Cadence公司的产品营销，DDR，HBM，Flash/存储和MIPI IP部门主管 Marc Greenberg表示：“我们都知道，较新的工艺掩模图案更多的是一种工艺能力（晶体管密度和功率/速度的折中）指南，而不是工艺的任何实际物理尺寸。迄今为止的行业标准一直是指出工艺中的关键差异——例如，SiON（氮氧化硅）vs high-k/metal gate，是否使用EUV——使用字母或符号后缀对工艺进行标记。但是这可能最终会成为新的nodelet而不是新的后缀。在28nm节点上，我们看到了28nm工艺的很多变种，它们通常互不兼容。这为IP行业带来了许多工作，以涵盖所有这些工艺节点的变化。我们还看到一些早期的finFET节点起飞出现了一些困难，这对于IP行业来说是更大的工作，而这并不一定会转化为销量。”

nodelet是什么？

市场营销术语是造成nodelet困惑的主要原因。数字也模糊到没有人确切知道数字的真正含义。例如台积电和三星所谓的5nm实际上是英特尔、GlobalFoundries和Imec的7nm，对于10/7nm和5/3nm也是如此。最重要的是，这些节点有不同的版本，基于低功耗、基于高性能、基于成本，每一种都有其不同的特点。

Synopsys公司的Nandra表示：“一个既定节点的预想的工艺是，如果它在量产，那么你可以优化该节点。例如，你有28nm，你知道它很好用，而缺陷密度是一个固定的百分比。为了改善这一点，你可以稍微压缩一下，给它一个新的名字，比如22nm。但这并不意味着它有22nm的栅极长度。你只是做了一些事情来让它拥有更好的密度。对于IP行业而言，这不应该是一个大的改变。但是，当涉及到高速版本时，由于封装的提取，仿真，电阻，电容和感应关系，光学缩小对晶体管的影响，所有这些都会造成大量的重新工作。你需要对IP进行完全的重新验证。布局后寄生参数提取可能是一个相当大的挑战。或者你需要完成一个新的测试芯片，以确保你没有遗漏任何东西。”

在finFET时代之前，代工厂将采用英特尔的节点和半节点的“Tick-Tock”策略。但是，在28nm之后，节点编号开始分裂成可能或不可能出现的编号片段，这在很大程度上是因为没有足够的IP选择使它们可行。虽然大IP供应商将跟进，至少目前来说，目前还不清楚行业其他厂商能否跟上。

Cadence公司的Greenberg表示：“12/11nm节点也获得了代工厂的良好支持。我们从代工厂得到的指导是，它应该是一个从16/14nm到12/11nm的‘简单’IP端口。然而，在某些情况下，我们已经采取了生产和描述这些节点的新IP测试芯片的步骤。一些代工厂正在支持10nm半节点和它的8nm nodelet，我们正在支持选择的IP。在7nm处，我们有一个强大的节点，Cadence广泛支持最新的先进技术IP。现在还无法确定是否会有一个广泛支持的6nm节点，或者行业是否会跳跃到5nm。”

Nandra指出，这一工作可能比IP开发者预期的更昂贵。“如果可以的话，客户会要求基于芯片的特性报告。如果有强大的模拟/混合信号部分，客户会更加保守。他们希望看到更多的芯片。”

越来越多细节中的魔鬼

对于28nm及以下的节点，节点的微缩似乎没有尽头。目前的估计是在1.2到1.3nm之间，尽管确切的数字可能会根据环绕闸极FET vs finFET的类型而变化，例如，引入光刻选项，如定向自组装和high-NA EUV来扩展器件微缩比例，以及在计量、蚀刻和沉积方面的进步。

Fraunhofer公司工程自适应系统部门设计方法负责人Roland Jancke表示：“7nm技术正在开发中，5nm和4nm已经公布。为了提高这种技术的性能，集成器件是极度优化的。因此，在技术节点中出现了大量的独立器件类型，例如I/O器件、核心器件、上拉和下拉器件、以及器件的几个阈值电压版本。这种趋势极大地增加了技术特性、资格和模型开发的工作量，这需要在每次工艺变更后重复进行。”

此外，这些器件对诸如温度和噪音等物理因素越来越敏感。阈值电压在不同温度下响应不同，并且灵敏度随着每个节点缩小而增加。其结果是需要比过去更详细的描述。

Rambus公司的首席科学家Craig Hampel表示：“我们在高Vt段上做了调整，起初没能解决这个问题。所以，现在如果我们有高Vt，我们会提高特性描述的级别。在过去的几年里，随着节点迁移到16nm，我们的特性描述几乎增加了四倍。”

在此之后，每个新节点的问题也会越来越严重。但是，增加的特性描述不再只是较低节点的问题。旧节点工艺也有许多变体，而且还有更多涉及安全性和可靠性的使用案例，即使在较旧节点上也需要更多特性描述。

Fraunhofer公司的Jancke表示：“对于低至110nm以内的混合信号技术节点，在给定节点中存在着巨大的多样性。对于超低功耗、高功率、高电压、RF和光学应用、MEMS器件等等，通常有单独的技术版本。另一方面，设计师倾向于将SoC的几个部分集成到一个硅片裸片中，这导致了功率集成电路的BCD工艺等组合技术的兴趣和发展。”

这也使得评估哪个IP最有效变得更困难，因为一个IP需要与其他IP协同工作。 所有这些都会影响上市时间，整体成本以及功率/性能。甚至更糟糕的是，如果可用选项较少，则可能会限制器件的功能。

ClioSoft公司的Adhikary表示：“有很多问题需要用IP来解答。如果你想要更高的性能，从9nm节点获取IP并将其移动到5nm，那么这样做你能获得多少面积？为一个新节点开发IP可能需要三到四个月的时间。不过，你真的能在面积和性能上获得好处吗？如果你每年都要做多次流片，你使用的是什么版本的IP？如果其他人使用该IP，他们是否使用相同的PDK库？如果你正在将IP与其他IP集成，你确实需要确保你拥有相同版本的PDK。我们现在更关注PDK的版本和什么版本的库正在使用。你需要了解的细节越来越多。”

从IP开发人员的角度来看，这也是有问题的。Synopsys公司的Nandra表示：“这种工作的差异显然会出现在更新的技术版本上。开发7nm或10nm IP比14nm或28nm需要更长的时间，而且这项工作通常是原来工作量的两到四倍。”

结论

所有这一切都因新节点、nodelet和节点命名约定而变得更加复杂。代工厂已经加大了提供更多数据的力度，而且IP供应商的特性描述要比过去更多，因为每个新节点和nodelet的容限变得更加紧密。

Greenberg表示：“每个人都从28nm时代开始学习，虽然在节点的生命周期中总会有工艺方面的进步，但代工厂已经更好地为IP提供商提供了早期的指导，并指导了基本过程及其变体之间的差异。在某些情况下，这允许我们针对来自同一IP开发的节点及其nodelet或多个后缀工艺的混合信号IP进行开发。当代工厂能够提前将这些计划传达给我们时，它有助于我们提供更广泛的IP，并最终有助于降低成本。”

但至少在可预见的将来，管理节点名称、数字和IP版本将变得更加困难。有太多的选择和潜在的交互作用，还有太多的定义不清或尚未定义的变动部分。