纳米压印光刻技术旨在与极紫外光刻（EUV）竞争

来源：John Boyd IEEE电气电子工程师学会

9月，佳能交付了一种技术的首个商业版本，该技术有朝一日可能颠覆最先进硅芯片的制造方式。这种技术被称为纳米压印光刻技术（NIL，nanoimprint lithography），它能够绘制出小至14纳米的电路特征——使逻辑芯片达到与英特尔、超微半导体（AMD）和英伟达现正大量生产的处理器相当的水平。

纳米压印光刻系统具有的优势可能对当今主导先进芯片制造、价值1.5亿美元的极紫外（EUV，https://spectrum.ieee.org/tag/euv）光刻扫描仪构成挑战。如果佳能的说法正确，其设备最终将以极低的成本生产出具有EUV品质的芯片。

该公司的方法与极紫外光刻系统完全不同，极紫外光刻系统由总部位于荷兰的阿斯麦（ASML）独家生产。这家荷兰公司采用一种复杂的工艺：首先用千瓦级的激光将熔化的锡滴击打成等离子体，等离子体会发出13.5纳米波长的光（https://spectrum.ieee.org/high-na-euv）。然后，通过特殊的光学器件将这种光导入真空室，并从有图案的掩模反射到硅片上，从而将图案固定到硅片上。

相比之下，佳能交付给美国国防部支持的研发联盟——Texas Institute for Electronics的系统看起来简单得近乎滑稽。简而言之，它是将电路图案压印到硅片上。

纳米压印光刻技术：更小、更廉价

纳米压印光刻（NIL）起始于一个类似光刻的工艺。它使用聚焦电子束在一个“掩模”上绘制图案。在极紫外光刻（EUV）中，这个图案被捕捉在一个反射镜上，然后被反射到硅片上。但在纳米压印光刻技术中，会使用一个由石英制成的所谓母版掩模（或模具）来制造多个同样由石英制成的复制掩模。

然后，将复制掩模直接按压到已涂覆一种被称为光刻胶的液态树脂的晶圆表面，就像盖章一样。接着，使用汞灯（20世纪70年代芯片制造中使用的那种）发出的紫外线来固化树脂，以便将掩模从晶圆上移除。这样，母版掩模上的相同图案就被压印到硅片上的光刻胶上了。就像基于光刻技术的芯片制造一样，该图案引导着制造晶体管和互连线所需的一系列蚀刻、沉积和其他工艺。

“这似乎是一种推进无光源纳米光刻技术的简单而巧妙的方法，能够实现高精度的图案化，”印第安纳州普渡大学极端环境材料中心主任、极紫外（EUV）光源专家Ahmed Hassanein说道，“该系统还具有功耗更低的优势，与EUV系统相比，其购买和运行成本应该更低。”

佳能声称，与极紫外光刻（EUV）相比，这种直接接触的方法需要的步骤和工具更少，从而使得操作流程更简单、成本更低。例如，与采用250瓦光源的极紫外光刻系统相比，佳能估计纳米压印光刻（NIL）仅消耗十分之一的能量。

此外，纳米压印光刻技术在晶圆厂洁净室占地面积更小，而洁净室的空间极其宝贵。如今的极紫外光刻系统和双层巴士一样大——约200立方米。但是一组四个纳米压印光刻系统所占空间还不到其一半（长6.6米、宽4.6米、高2.8米）——不过还需要一个占地50立方米的掩模复制工具。

纳米压印光刻（NIL）走向商业化耗时20年

但这种简单性是经过漫长、耗资巨大的研发过程才实现的。二十多年前，当佳能于2004年开始研发纳米压印光刻技术时，已有几家研究实验室在进行相关技术的研发了（https://spectrum.ieee.org/nanotransistors-stamped-out）。2014年，为了加快研发进程，佳能收购了位于得克萨斯州奥斯汀的分子压印公司（MII），这是该技术早期的领先企业。这家子公司更名为佳能纳米技术公司，现在是佳能在美国的纳米压印光刻技术研发中心。

然而，即便将分子压印公司纳入佳能的研发资源库，将这项技术推向市场仍然花了20年时间。在此期间，佳能必须跨越几个重大的工程难题，佳能光学产品业务副首席执行官Kazunori Iwamoto在位于东京以北100公里的宇都宫的纳米压印光刻生产基地如此告诉了IEEE Spectrum杂志。

在大多数芯片制造过程中，光刻胶（一种承载电路图案的聚合物树脂）均匀地涂覆在晶圆表面。但这对纳米压印光刻（NIL）来说是行不通的，因为在压印过程中，多余的光刻胶可能会从掩模下方渗出，并干扰下一次压印操作，从而导致缺陷。因此，佳能利用其喷墨打印技术，以最佳用量涂覆光刻胶以匹配电路图案。此外，光刻胶的毛细作用力经过优化，使其在接触时能将材料吸入掩模蚀刻出的图案中。

佳能还必须防止在压印过程中晶圆和掩模之间产生气泡，气泡会干扰该工具将掩模与晶圆上已有的任何电路特征对齐的能力。解决办法是设计一种中间更薄的可弯曲掩模。在压印时，首先对掩模中间施加压力，这会将掩模中心向外推，使其首先与光刻胶接触。然后两个表面之间的接触继续沿径向向外扩展，将空气驱赶到边缘并排出。这和你在给智能手机贴屏幕保护膜时避免产生气泡的做法没什么不同。

除了通过开发环境控制技术来处理微粒污染问题之外，对准（对齐）问题可能是最棘手的问题。

当多层电路图案相互叠加压印时，精确的套刻（叠层）控制对于确保过孔（层间传输信号和电力的垂直连接）正确对准至关重要。纳米压印光刻（NIL）工艺允许有一定的调整余地，但在纳米级别的操作意味着很容易出现对准误差。例如，这些误差可能源于晶圆平整度和表面特征的差异、晶圆和掩模放置的不精确以及压印过程中掩模形状的变形。为了将这种扭曲（变形）降到最低，佳能采用了一系列以自动化为主的技术。这些技术包括严格控制操作温度、施加压电作用力来校正掩模形状的变形，以及利用激光加热来使晶圆膨胀或收缩，从而使其与掩模更精准地对准。

“我们将这种专有技术称为高阶失真校正，”Iwamoto说，“通过应用该技术，我们现在能够以大约1纳米的精度套刻（叠层）电路图案。”

纳米压印光刻（NIL）的分步压印流程

解决了所有这些问题之后，佳能的工程师们开发出了一种相对简单直接的光刻工艺。首先要制作一个母版掩模。与其他光刻掩模一样，它是通过电子束光刻技术蚀刻图案制成的。母版掩模包含要印刷的电路设计的凸起图案，其尺寸为152.4毫米×152.4毫米，大约是光刻技术所能生产的最大芯片面积的25倍。

利用这个母版掩模，可以制作多个带有凹陷图案的复制掩模。然后，每个复制掩模最多可生产80批产品，每批包含25个晶圆。所以，一个复制掩模可为2000个晶圆制作一层电路。

为了说明纳米压印光刻（NIL）较低的拥有成本，岩本将其与一种先进的氟化氩浸没式光刻系统（极紫外光刻（EUV）光刻技术的前身，目前仍被广泛使用）进行了比较，该系统用于制造密集排列的20纳米宽的接触孔。Iwamoto表示，对于相同的产量，每小时加工80个晶圆（wph）的纳米压印光刻系统能够将拥有成本降低43%。佳能的目标是采用每小时加工100个晶圆的方案，通过进一步减少微粒污染、提高光刻胶质量以及改进和优化纳米压印光刻工作流程，使每个复制掩模能够生产340批产品。岩本估计，实现这一目标后，与浸没式光刻相比，拥有成本将降至59%。

早期采用方案？

尽管有潜在优势，但要吸引那些已经在主流极紫外光刻（EUV）技术上投入大量资金的器件制造商在其生产运营中增加一种不同类型的光刻系统绝非易事。

“极紫外光刻（EUV）技术在过去十年间已经确立了自己的主流技术地位，”Hassanein说，“它克服了许多挑战，具备高生产率，并且有制造更小图案的发展路径。如果纳米压印光刻（NIL）要参与竞争，就需要加快生产能力、延长模具寿命、改善微粒和碎屑管理并提高产量。”

但首先，这项技术得进入工厂才行。Iwamoto表示，在收到来自日本国内外潜在客户的一些询问之后，他们正在进行洽谈并提供纳米压印光刻（NIL）的演示。佳能称，除了向Texas Institute for Electronics交付首套商用系统之外，Kioxia（以前名为Toshiba Memory）已经对纳米压印光刻系统进行了数年测试，现在正在评估利用该工艺生产原型存储芯片。

Iwamoto还指出，佳能正在积极推进纳米压印光刻应用路线图。从2028年开始，其目标是生产能够制造出线宽为20纳米、套刻精度为5纳米的三维NAND闪存的高分辨率掩模（https://spectrum.ieee.org/flash-memory）。对于动态随机存取存储器（DRAM），目标是达到线宽10纳米、套刻精度2纳米，而逻辑器件计划达到线宽8纳米、套刻精度1.6纳米。如果这些目标能在那个时间框架内实现，同时还能提高晶圆产量，那么纳米压印光刻（NIL）可能会成为极紫外光刻（EUV）的一个有吸引力的替代方案，特别是对于精度和成本效益至关重要的应用而言。

审核编辑 黄宇