最新技术！英特尔于IFS Direct Connect会议上公布3D芯片技术、逻辑单元、背面供电等未来代工技术！

来源：IEEE Spectrum

编译：化合物半导体杂志

近日，在一场于圣何塞仅限受邀者参加的活动举行之前的一次独家采访中，英特尔通过分享其未来数据中心处理器的一览，概述了它将为其代工客户提供的新型芯片技术。这些进步包括更密集的逻辑以及内部连接性增加16倍的3D堆叠芯片，它们将是该公司与其他公司的芯片架构师共享的首批高端技术之一。

这些新技术将达到英特尔长达数年转型的顶峰。这家处理器制造商正在从一家只生产自己芯片的公司转变为一家代工厂，为其他公司生产芯片，并将自己的产品团队视为另一个客户。此次圣何塞的IFS Direct Connect活动旨在作为新商业模式的亮相派对。

英特尔内部计划在代号为Clearwater Forest的服务器CPU中使用这些技术组合。该公司认为该产品是一种具有数千亿个晶体管的片上系统，是其代工业务的其他客户能够实现的目标的一个例子。

英特尔数据中心技术和探路总监Eric Fetzer表示，“我们的目标是让计算达到我们能够实现的最佳每瓦性能”。这意味着会应用该公司最先进的制造技术Intel 18A。

3D堆叠“通过缩短跃点来改善计算和内存之间的延迟，同时启用更大的缓存”

—PUSHKAR RANADE

他补充道：“但是，如果我们将该技术应用于整个系统，就会遇到其他潜在问题，系统的某些部分不一定能像其他部分一样可扩展。逻辑通常可以根据摩尔定律很好地扩展一代又一代。”而其他功能则不然。例如，SRAM（CPU的高速缓存）一直滞后于逻辑。连接处理器和计算机其余部分的I/O电路则更加落后。

面对这些现实，正如所有领先处理器制造商现在面临的那样，英特尔将Clearwater Forest的系统分解为其核心功能，选择最适合的技术来构建每个功能，并使用一套新技术将它们重新缝合在一起。其结果是CPU架构能够扩展到多达3000亿个晶体管。

在Clearwater Forest中，数十亿个晶体管被分为三种不同类型的硅IC，称为裸片或小芯片，将其互连并封装在一起。该系统的核心是使用Intel 18A工艺构建的多达12个处理器核心小芯片。这些小芯片以3D方式堆叠在三个使用Intel 3构建的“基础芯片”之上，该工艺为今年推出的Sierra Forest CPU制造计算核心。CPU的主高速缓存、电压调节器和内部网络将安装在基础芯片上。高级首席工程师Pushkar Ranade表示：“堆叠通过缩短跃点来改善计算和内存之间的延迟，同时启用更大的缓存”。

最后，CPU的I/O系统将位于使用Intel 7构建的两个芯片上，到2025年，该芯片将落后该公司最先进的工艺整整四代。事实上，这些小芯片与Sierra Forest和Granite Rapids CPU中的小芯片基本相同，从而减少了开发费用。

以下是相关新技术及其提供的功能：

3D混合键合

英特尔当前的芯片堆叠互连技术Foveros将一个芯片连接到另一个芯片，采用的是芯片长期以来与封装连接方式的大幅缩小版本：焊料的微小“微凸块”短暂熔化以连接芯片。这使得Meteor Lake CPU中使用的Foveros版本大约每36微米建立一个连接。Clearwater Forest将使用新技术Foveros Direct 3D，该技术不同于基于焊接的方法，可将3D连接的密度提高16倍。

它被称为“混合键合”，类似于将两个芯片表面的铜焊盘焊接在一起。这些焊盘稍微凹陷并被绝缘体包围。当将两个芯片压在一起时，一个芯片上的绝缘体会粘附到另一芯片上。然后，对堆叠的芯片进行加热，使铜在间隙中膨胀并粘合在一起，形成永久连接。其竞争对手台积电在某些AMD CPU中使用混合绑定版本，将额外的高速缓存连接到处理器核心小芯片，并在AMD最新的GPU中将计算小芯片连接到系统的基础芯片。

Fetzer表示，“混合键合互连能够大幅提高”连接密度。“这种密度对于服务器市场非常重要，特别是因为这种密度驱动着非常低的皮焦每比特通信。” 如果每比特的能源成本太高，则数据从一个硅芯片传输到另一个硅芯片所涉及的能量很容易消耗产品功率预算的很大一部分。Foveros Direct 3D使每比特的成本降至0.05皮焦耳以下，这使其与在硅芯片内移动比特所需的能量处于同一水平。

节省的大部分能源来自于传输更少的铜线的数据。假设将一个芯片上的512总线连接到另一个芯片上相同大小的总线，这样两个芯片可以共享一组连贯的信息。在每个芯片上，这些总线可能窄至每微米10-20根线。要使用当今的36微米间距微凸块技术将信号从一个芯片传输到另一个芯片，意味着将这些信号分散到一侧数百平方微米的硅上，然后将它们聚集到另一侧的同一区域。Fetzer表示，对所有额外的铜和焊料进行充电“很快就会成为延迟和大功率问题”。相比之下，混合键合可以在几个微凸块占据的同一区域中进行总线到总线的连接。

尽管这些好处可能很大，但转向混合键合并不容易。要形成混合键合，需要将已经切割的硅芯片与仍附着在晶圆上的硅芯片连接起来。正确对齐所有连接意味着芯片必须被切割成比微凸块技术所需的更大的公差。修复和恢复也需要不同的技术。Fetzer 表示，甚至连接失败的主要方式也是不同的。对于微凸块，则有可能因连接到相邻焊点的一点焊料而发生短路。但对于混合键合，危险则是导致连接断开的缺陷。

背面供电

该公司今年通过其英特尔20A工艺（将先于英特尔18A的工艺）为芯片制造带来的主要区别之一是背面供电。在当今的处理器中，所有互连，无论是承载电力还是数据，都构建在芯片的“正面”硅衬底上方。Foveros和其他3D芯片堆叠技术需要硅通孔、互连，这些互连可以向下钻穿硅以从另一侧建立连接。但背面电力传输更进一步。它将所有电源互连放置在硅下方，基本上将包含晶体管的层夹在两组互连之间。

这种布置会产生相关影响，因为电源互连和数据互连需要不同的功能。电源互连需要较宽以减少电阻，而数据互连应较窄以便可以密集封装。随着今年下半年Arrow Lake CPU的发布，英特尔将成为第一家在商用芯片中引入背面供电的芯片制造商。英特尔去年夏天发布的数据显示，仅背面供电就带来了6%的性能提升。

英特尔18A工艺技术的背面供电网络技术将与英特尔20A芯片中的技术基本相同。然而，它在Clearwater Forest中得到了更大的利用。即将推出的CPU在基础芯片中包含所谓的“片上电压调节器”。使电压调节接近其驱动的逻辑意味着逻辑可以运行得更快。距离越短，调节器就能更快地响应电流需求的变化，同时消耗更少的功率。

由于逻辑芯片使用背面供电，因此电压调节器和芯片逻辑之间的连接电阻要低得多。“通过技术提供的动力以及Foveros堆叠为我们提供了一种非常有效的连接方式，”Fetzer说道。

RibbonFET，下一代

除了背面电源之外，该芯片制造商还采用英特尔20A工艺改用不同的晶体管结构：RibbonFET。RibbonFET是一种纳米片或环栅晶体管，自2011年以来取代了FinFET（CMOS 的主力晶体管）。对于Intel 18A，Clearwater Forest的逻辑芯片将采用第二代RibbonFET工艺制造。Fetzer表示，虽然这些器件本身与Intel 20A中出现的器件没有太大区别，但器件的设计具有更大的灵活性。

他还表示，“除了实现高性能CPU所需的功能之外，还有更广泛的器件可以支持各种代工应用，”这正是Intel 20A工艺的设计目的。

RibbonFET的纳米线可以根据逻辑单元的需要具有不同的宽度。图源：英特尔

其中一些变化源于FinFET时代失去的一定程度的灵活性。在 FinFET出现之前，采用相同工艺的晶体管可以制成多种宽度，从而允许在性能（伴随更高电流）和效率（需要更好地控制漏电流）之间进行或多或少的连续权衡。由于FinFET的主要部分是具有规定高度和宽度的垂直硅鳍（fin），因此现在必须权衡一个器件具有多少鳍（fin）。因此，使用两个鳍可以使电流加倍，但没有办法将其增加25%或50%。

有了纳米片器件，改变晶体管宽度的能力又回来了。Fetzer说道：“RibbonFET技术可在同一技术基础上实现不同尺寸的焊带，当我们从英特尔20A转向英特尔18A时，我们在晶体管尺寸方面提供了更大的灵活性。”

这种灵活性意味着设计人员可以用来构建系统的标准单元（基本逻辑块）可包含具有不同属性的晶体管。这使得英特尔能够开发出一个“增强型库”，其中包括比英特尔20A工艺的标准单元更小、性能更好或更高效的标准单元。

第二代EMIB

在Clearwater Forest中，处理输入和输出的芯片使用第二代英特尔EMIB水平连接到基础芯片（具有高速缓存和网络的芯片）。EMIB是一小块硅，包含一组密集的互连和微凸块，旨在将一个芯片连接到同一平面上的另一个芯片。硅被嵌入到封装内部，在芯片之间形成一个桥梁。

自Sapphire Rapids于2023年发布以来，该技术已在英特尔CPU中投入商业使用。它是一种成本较低的替代方案，可将所有芯片放在硅中介层上，硅中介层是一块带有互连图案的硅片，其大小足以容纳所有芯片。系统的芯片可供放置。除了材料成本之外，硅中介层的建造成本可能很高，因为它们通常比标准硅工艺设计的尺寸大几倍。

第二代EMIB今年与Granite Rapids CPU一起首次亮相，它将微凸块连接的间距从55微米缩小到45微米，并提高了电线的密度。这种连接的主要挑战是封装和硅在加热时以不同的速率膨胀。这种现象可能会导致翘曲，从而破坏连接。

此外，就Clearwater Forest而言，Fetzer说道：“还存在一些独特的挑战，因为我们将常规芯片上的EMIB连接到Foveros Direct 3D基础芯片和堆叠上的EMIB”。他表示，这种情况最近被重新命名为EMIB 3.5技术（以前称为co-EMIB），需要采取特殊步骤来确保所涉及的应力和应变与Foveros堆叠中的硅兼容，Foveros堆叠比普通芯片更薄。

审核编辑 黄宇