LPCVD和PECVD制备掺杂多晶硅层中的问题及解决方案-电子发烧友网

高质量的p型隧道氧化物钝化触点(p型TOPCon)是进一步提高TOPCon硅太阳能电池效率的可行技术方案。化学气相沉积技术路线可以制备掺杂多晶硅层，成为制备TOPCon结构最有前途的工业路线之一。美能Poly5000是专为光伏工艺监控设计的在线POLY膜厚测试仪，采用领先的微纳米薄膜光学测量技术，100%Poly-si沉积工艺监控，可对样品进行快速、自动的5点同步扫描。使用Poly5000能够优化多晶硅层膜厚特性，保证电池良率。

TOPCon电池工艺

TOPCon电池工艺一般为：先正面制绒、硼扩，再进行背面隧穿层、掺杂多晶硅层（Poly-Si）制备，之后再正面Al2O3膜层制备、正反面SiNx膜制备，最后丝印前后电极与烧结。

TOPCon结构依次为正面SiNx膜、Al2O3膜、P型发射极（p+）、N型硅片基底、SiO2膜、N型多晶硅薄膜（Poly-Si）、背面SiNx膜。

各膜层的作用

正面SiNx薄膜（约75nm）：由于SiNX 富含氢原子，可以在热处理过程中对表面和体内的缺陷进行化学钝化，从而降低表面电子的复合。同时由于SiNX 的光学特性，还可以实现电池正面和背面减反效果；

背面SiNx薄膜：为了避免后续金属化烧结过程浆料对膜层的破坏，SiNX 依靠其化学稳定性，主要用于背部膜层的保护；同时实现减反效果；

Al2O3膜（≤5nm）由于具备较高的负电荷密度，可以对P 型半导体如PERC 电池背面和TOPCon 电池的正面提供良好的场效应钝化，即在近表面处增加一层具有高度稳定电荷的介质膜在表面附近造一个梯度电场，减少表面电子浓度从而降低表面电子空穴的复合速率。

超薄隧穿层SiO2（<2.0 nm）及N型多晶硅薄膜（100~200nm）：两者共同形成钝化接触结构作为电池背面钝化层，高掺杂的多晶硅（Poly-Si）层与 N型硅基体之间功函数差异引起的界面处能带弯曲，使电子隧穿后有足够的能级可以占据，更易于隧穿；而空穴占据的价带边缘处于 Poly-Si 的禁带，不易隧穿，因此超薄氧化层可允许多子电子隧穿而阻挡少子空穴透过，从而使电子和空穴分离，减少了复合，在其上沉积一层金属作为电极就实现了无需开孔的钝化接触结构。

制备多晶硅层的工艺方法

对于掺杂多晶硅层，一般有三种制备方法。其中有两种属于化学气相沉积(chemical vapor deposition，CVD) 方法：分别是LPCVD法和PECVD法。还有一种溅射法是属于物理气相沉积(physical vapor deposition, PVD)方法。

其中，LPCVD能同时完成氧化层、本征多晶硅层的制备，工业应用技术非常成熟。制备过程中仅需要在两者反应中间，加入N2清洗、捡漏、抽真空等操作，即可在同一工步完成氧化层/本征多晶硅膜的制备。

但在LPCVD沉积时，会有两种问题。

第一，在制备过程中，出现在电池的侧面及正面都会必不可避免的附着隧穿层及多晶硅层，形成包裹。

第二，解决这个问题的办法是“去绕镀”，工艺流程如下：

HF酸单面清洗，去除绕镀区域内的磷硅玻璃PSG（即正面、侧面）;

KOH碱液双面清洗，去除绕镀区域内的掺杂多晶硅（即正面、侧面）。背面PSG层起到保护隧穿氧化层及掺杂多晶硅层作用；

HF酸双面清洗，去除绕镀区域内的SiO2（即正面、侧面）、背面PSG；

第二，LPCVD本征掺杂多晶硅工艺，多晶硅膜均匀性差。LPCVD制备的掺杂多晶硅层均匀性在±40%，远不及制备本征非晶硅层的均匀性。LPCVD 制备掺杂多晶硅层时，沉积过程不受晶片表面上化学反应动力学的限制，而是受反应物向表面传输的限制时，导致膜层均匀性大大下降。解决此问题的方法，一般采用先沉积本征多晶硅层，再通过磷扩散或者离子注入的方式，进行多晶硅层的磷掺杂。磷扩散的方法是以POCl3为气源，在700-850℃温度下实现分解、形成PSG，再在850-900℃、N2环境下中，保持30分钟，完成磷原子扩散。多晶硅层在高温扩散炉中，能同步实现多晶硅的晶化处理，形成原子的规则排列，不需要后续退火工步。

PECVD镀膜，也会产生轻微绕镀问题，但有两种方式解决。

第一种是清洗绕镀：根据PECVD沉积膜原理，硅片置于基片台上，侧边也暴露在反应气体内，因此PECVD法制备多晶硅薄膜也会出现轻微绕镀现象，但仅在侧边及硅片正面边缘处。解决方法是用KOH碱液去除侧边及正面绕镀的轻微掺杂多晶硅。因为KOH碱液对掺杂多晶硅层的刻蚀速度约604nm/min，远大于对BSG硼硅玻璃的刻蚀速度，后者约11.4nm/min。因此，采用KOH碱液单面清洗去除掺杂多晶硅层时，KOH碱液对BSG的刻蚀可以忽略，BSG硼硅玻璃可对p+发射极起保护作用。剩余的BSG硼硅玻璃及绕镀的SiO2层，可用HF酸双面清洗去除。

第二种是减少多晶硅厚度。将沉积的多晶硅厚度从90 nm减少到30 nm，可以减小缠绕的影响。

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