大算力时代下，跨越多工艺、多IP供应商的3DIC也需要EDA支持

电子发烧友网报道（文/周凯扬）随着摩尔定律越来越难以维系，晶体管扩展带来的性能与成本优势逐渐减弱，半导体行业已经面临着新的拐点。Chiplet和3DIC集成的方案相较传统的单片技术相比，占用空间更小、性能更高，也因此成了新的设计主流，席卷了AI、服务器与汽车芯片等市场。但新的设计方案除了需要新一代的die-to-die的接口IP、2.5D/3D的封装技术外，也需要在EDA工具与工作流上做出创新。

西门子3D IC设计流工具

为了解决3DIC集成在设计工具上面临的挑战，西门子推出了3D IC设计流工具和IC封装解决方案，用于开发先进的2.5D/3D IC异构SIP设计。这套设计流工具包括3DIC架构、设计、分析、测试和可靠性工作流。

其中3D IC架构工作流使得3DIC在STCO架构探索和预测分析上有了可能，系统和RTL设计师可以利用通用的连接IP模型库，快速找到可行的设计架构，比如Chiplet元件和标准D2D接口，在设计初期就能对PPA有个评估。

可靠性工作流则主要用于解决3DIC设计面临的另外两大挑战，热管理和机械应力。尽管不少EDA设计工具都支持大规模的3D叠加，但仍需要考虑多芯片热功率曲线、热相互作用，以及堆叠芯片和硅中介层存在的潜在机械应力问题。可靠性工作流通过协同仿真与优化，来对热管理和机械应力进行分析，从而确保先进SiP设计达到目标质量、良率和可靠性。

值得一提的是，西门子也在呼吁推出3DIC设计工具的一套标准，在将多供应商的Chiplet集成到一个异构封装中去时，也需要Chiplet的供应商提供给客户一套标准化的设计模型，这样才能确保其完美融入终端用户的EDA工具设计流中，比如模拟Chiplet需要一个以Verilog-AMS实现的模拟功能模型。像台积电的3Dblox，就属于在早期提高设计效率的一套开放标准。

芯和半导体3DIC Chiplet先进封装设计分析全流程EDA平台

芯和半导体为国内首家推出3DIC Chiplet先进封装设计分析全流程EDA平台的公司，集合了新思科技的3DIC Compiler这一2.5D/3D多裸晶芯片封装协同设计与分析方案，以及Metis这一芯和半导体自研的2.5D/3DIC先进封装EDA仿真方案等，提供了一套完整的3DIC设计、仿真和验证方案，涵盖了台积电CoWoS-S/R/L、英特尔EMIB和三星I/H Cube等多工艺平台。

其中3D Compiler提供了一个直观的2D、3D界面，供设计者对集成数亿晶体管的多裸晶2.5D/3D芯片进行系统集成，且支持台积电、三星等主流晶圆代工厂的工艺/封装文件格式。该工具涵盖了HBM堆叠、异构逻辑芯片堆叠以及逻辑芯片上的内存堆叠等。

而Metis则可以跳过传统建模工具的配置过程，通过考虑关键区域内的物理环境来快速完成仿真设计的优化，从而实现超大规模异构封装的高精度仿真需求。今年全新升级的Metis已经全面支持了各种Interposer工艺，SI仿真在精度和效率上都实现了遥遥领先，同时新增了前仿真模板和金属蚀刻脚功能。

写在最后

随着AI计算带来的又一波新品潮，3D集成的芯片设计势必会被更广泛地应用。以AMD为例，他们的3D集成不仅仅是用在了V-Cache上，同样也将用于CPU、GPU和内存的Chiplet架构上。这也是为何AMD在即将发布的MI300系列加速器上，敢给出8倍AI性能和5倍能耗比的指标。为了支持更多这类设计的出现，而不再仅仅面向一小批具备先进开发经验的玩家，EDA厂商们也应该尽快拥抱3D集成的设计。