算力爆发时代IP设计面临哪些新挑战

生成式 AI、Chiplet、多Die 架构、具身智能……新一轮计算浪潮正在深刻改变芯片设计方式，也对底层 IP 技术提出了前所未有的挑战。

在近期举办的新思科技 IP 技术日活动上，我们特别采访了新思科技 IP 事业部应用工程高级总监王迎春和新思科技资深产品市场经理 Mehak Kalra，围绕高性能接口 IP、Chiplet 生态、车规级 IP 以及 EDA 与 IP 的深度协同，分享了他们对行业趋势与技术演进的洞察。

算力爆发时代，IP设计面临哪些新挑战？

生成式 AI 正推动计算、存储、互联同步扩展。PCIe、CXL、UCIe、HBM、高速以太网等接口标准快速演进，芯片设计正在从“单芯片”走向分布式、多Die、系统级协同。

IP 不再只是“接口实现”，而是系统性能、功耗与可靠性的关键基础。

Chiplet 成为主流，难点在哪？

Chiplet 设计带来了更高的灵活性，也显著提升了系统复杂度：架构划分、Die-to-Die 互联、封装、可靠性、信号完整性……新思科技通过 EDA + IP 协同的一站式方案，帮助客户把复杂性前移并系统化解决。

车规级与具身智能，对 IP 提出了哪些新要求？

在智能汽车与具身智能场景中，功能安全、可靠性与安全性成为“入场券”。

新思科技 IP 在设计之初就原生支持 ISO 26262、ISO 21434 等国际标准，并提供完整的合规证明，帮助客户显著缩短认证周期。

面向未来：IP 决定的不仅是芯片性能，更是系统能力

从 EDA 到 IP，从数字孪生到系统级验证，新思科技正在为下一代 边缘智能、工业元宇宙与具身智能构建可扩展、可验证、可持续演进的技术底座。