FPGA学习-时序逻辑电路

时序逻辑电路

一：触发器

1：D触发器：时序逻辑电路最小单元。

（1）：D触发器工作原理

忽略清零端情况下：当使能条件（往往为时钟的触发沿：上升沿/下降沿）满足时，将输入D端的数据给到输出Q，当使能条件不满足时，输入数据D会暂存在触发器当中，直到触发条件满足才给到输出Q。

（2）：D触发器工作时序

时钟clk：周期性变化信号。

时钟极性（CPOL）：时钟初始值是0，时钟极性为0；时钟初始值是1，时钟极性为1。

时钟相位（CPHA）：出现第一个沿，时钟相位为0；出现第二个沿，时钟相位为1。

时序逻辑电路=组合逻辑电路+D触发器

二：时序逻辑电路

1：时序逻辑电路概念：

2：时序逻辑电路建模采用行为建模

以“always”为关键字出现，不仅可以描述组合逻辑电路；也可以描述时序逻辑电路。

（1）：如果描述的是组合逻辑电路，表示形式为always @ (电平信号)，一般可以写成：always @ (A0,A1,A2)/always @ (*)----组合逻辑电路

所有的组合逻辑电路赋值方式全部为阻塞赋值（“=”）；

所有在always块中位于赋值号左侧信号必须定义为寄存器型（“reg”）。

（2）：如果描述的是时序逻辑电路，表示形式为always @ (posedge clk)/always @ (negedge clk)。

always @ (posedge clk, negedge rst_n)----异步复位

always @ (posedge clk)----同步复位

所有的时序逻辑电路赋值方式全部为非阻塞赋值（“<=”）；

所有在always块中位于赋值号左侧信号必须定义为寄存器型（“reg”）。

三：时序逻辑电路实例

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