时钟宽带千兆频JESD204B模数转换器

作者：Ian Beavers and Matt Felmlee

随着使用多个模数转换器（ADC）的高速信号采集应用的复杂性增加，每个转换器的互补时钟解决方案将决定系统潜力的动态范围和容量。随着新兴千兆采样/秒（GSPS）ADC采样速率和输入带宽的增加，系统分布式采样时钟的功能和性能变得至关重要。针对高频测量的系统解决方案，如电气测量仪器和多转换器阵列应用，将需要领先的时钟解决方案。

集中选择配套时钟解决方案对于防止ADC动态范围受限非常重要。根据输入带宽和目标频率，时钟抖动可能会限制ADC的性能。转换器高速JESD204B串行接口的低抖动和相位噪声、分配相差校正和对准功能都是时钟属性，对于最佳系统性能至关重要。

支持具有JESD204B输出的ADC的多通道、低抖动GHz时钟解决方案在行业中继续激增。我们收到设计工程师关于如何为其GSPS ADC选择合适的时钟解决方案的问题。以下是有关将时钟解决方案与特定ADC配对的技术影响的一些常见讨论的答案和分析。

在2德·或 3RD奈奎斯特区需要较低的抖动和高速时钟。时钟抖动对ADC性能有何影响？

随着采用GSPS ADC和直接RF采样的系统中使用更高频率的输入信号，时钟抖动对系统性能的影响变得更加关键。固定量的时钟抖动可能不会对低频输入的系统性能施加任何限制。随着ADC输入频率的增加，相同的固定时钟抖动量最终会对系统的信噪比（SNR）产生影响。ADC的SNR定义为信号功率与ADC输入端的总非信号功率或噪声的对数比。

在较高频率下采样较快的上升时间信号时，具有已知时钟抖动量的ADC采样瞬时将产生更大或更模糊的采样电压增量（dV）。这是由于与低频信号相比，高频信号的压摆率更快。图 1 中可以看到一个示例。

图1.

在ADC时钟上看到固定的时钟抖动（dt）量时，相对于较低频率的输入信号，较高频率的输入信号将具有更大的采样电压误差dV。这将直接影响ADC的动态范围能力。

峰峰值和均方根抖动有什么区别？

时钟信号上的抖动有两类会影响ADC的性能：随机抖动（RJ）和确定性抖动（DJ）。确定性抖动来自可识别的干扰信号，其幅度是有限制的。它由所有其他不需要的信号特性（例如串扰、电磁干扰 （EMI） 辐射、电源噪声和周期性调制（例如同步开关）产生。确定性抖动将在时钟信号上显示为杂散信号。这些不需要的信号也会在ADC的数字化频谱上显示为杂散信号。

随机抖动是无限的，并且是高斯幅度。它可以由不太可预测的影响产生，例如温度和小的半导体工艺变化。如果ADC采样时钟上存在足够的随机抖动，则可能会提高数据转换器的噪声频谱密度（NSD）功率。每个RJ和DJ根平方和（RSS）的幅度将决定总抖动对ADC采样时钟的影响。

典型时钟信号上随机抖动幅度的直方图应具有纯正态高斯分布。抖动的任何其他确定性分量都将创建双峰分布。峰峰值抖动是通过进行大量定时测量并确定绝对最小和最大抖动变化来测量的。随着测量次数的增加，最小和最大抖动最终将继续扩大绝对峰峰值。实际测量必须在某个时间点和测量样本数量上受到限制。因此，绝对峰峰值抖动值不是特别有用，除非它基于具有已知标准偏差的高斯分布。

均方根抖动是高斯图中一个标准差的值。即使测量的样本量增加，该值也将保持相对稳定。它还使均方根抖动值比峰峰值抖动更有意义，并且更易于测量。要使均方根抖动具有有意义的幅度，总抖动必须具有高斯轮廓。否则，失真的高斯轮廓将识别存在确定性抖动分量。如果可能，应确定确定性抖动分量的根本原因，并加以缓解或消除。

虽然理想的时钟信号的所有功率都驻留在单个频率箱中，但实际时钟解决方案将具有一定幅度的“相位噪声裙”。只有随机抖动的时钟信号将形成高斯分布。任何确定性抖动都会扭曲理想的高斯轮廓。曲线上任何一点的相位噪声功率可以从其峰值F开始测量0到F处感兴趣的频率箱0+ Fm.

如何降低ADC输入时钟抖动的SNR和NSD？

ADC的NSD是转换器的主要性能指标之一。NSD定义了以相应的ADC采样频率（fS).NSD是ADC满量程信噪比（SNRFS）的函数，时钟抖动会下降，奈奎斯特带宽（fS/2），其中噪声在整个频谱中传播。任何采样瞬时误差都会使部分信号功率降低为噪声。

随着时钟抖动的增加，目标采样信号功率的一部分在快速傅里叶变换（FFT）中分布在其离散频率箱之外，随后成为噪声功率的一部分。这是由于时钟信号的相位噪声对信号的采样瞬时不理想造成的。图2显示了一个可视化示例，说明相位噪声如何“绕过”从频域中的目标目标信号中流失功率。

图2.

理想的NSD性能，适用于工作在1 GSPS的ADC，受其均方根编码时钟抖动的限制。时钟的均方根抖动会限制ADC在较高输入频率下的动态范围。

图3.

要找到ADC的总SNR降级，请计算ADC在目标信号频率下抖动噪声功率和公布SNR的和方根。当ADC采样时钟抖动足够低时，SNR模数转换器= 信噪比退化因为转换器的内部孔径抖动和非线性将限制其SNR。相反，抖动增加的采样时钟最终将成为ADCSNR性能的限制因素。随着感兴趣的信号频率更高，这将更加明显。所有可实现ADC的输出噪声受SNR性能的限制。随着输入电平的增加或降低，抖动噪声分量也会相应变化。

ADC的NSD可以根据ADC的满量程输入功率减去SNR劣化和噪声功率（奈奎斯特速率的函数）来计算。这可以从下面的等式中看出。

该图显示了一个14位宽带转换器，该转换器在低（<100 MHz）模拟输入频率下，通过内部ADC量化和线性度限制为–155 dBFS/Hz的NSD，无论外部均方根时钟抖动高达200 fs。在这种情况下，系统时钟抖动将决定较高模拟输入频率（>100 MHz）下的NSD性能，具体取决于其均方根幅度。

例如，图4显示了具有各种时钟抖动的14位1 GSPS ADC在宽输入带宽上的NSD影响。对10 MHz至100 MHz的信号进行采样时，即使是200飞秒的相对较高的时钟抖动也不会明显损害ADC的–155 dBFS/Hz的NSD性能。但是，当对1 GHz或2 GHz输入信号进行采样时，与较低的均方根时钟抖动相比，时钟相同的200 fs rms抖动将显著限制ADC性能。对2 GHz信号进行采样时，与50 fs的均方根时钟抖动相比，200 fs的均方根抖动相对于目标信号功率的ADC噪声将增加12 dB。

图4.

一些GSPS ADC允许更快的输入时钟倍数，可以在ADC内进行分频，以得出实际的采样时钟。在这种情况下，对我的ADC使用更高速率的采样时钟有什么好处和缺点？

一些ADC不仅允许以实际采样速率的1×输入时钟频率，还允许使用更高的多时钟速率，例如采样速率的2×、4×或8×。然后，可以将ADC配置为在内部将较高频率的时钟分频为较慢的时钟倍数，从而将模拟信号采样到ADC。这种类型的配置有一些好处。

第一个好处是，系统板现在可以使用相同的硬件和时钟解决方案适应多种采样率。在这种情况下，只需对ADC进行轻微的软件寄存器更改，即可使用更快或更慢的采样速率。例如，使用时钟速率最高的ADC的电气测试和测量解决方案（如数字采样示波器）现在只需触摸GUI按钮即可为最终用户提供多种采样速率的选择。这也允许对相同的电路板进行营销细分，只是软件构建的差异。提供此功能的两个ADC是AD9680和AD9234，它们是1 GSPS转换器，分别具有14位和12位分辨率。

第二个好处是，使用较高的时钟频率比使用较低的1×采样速率时ADC性能更好。较高频率的时钟可提供更快的信号压摆率，因此固有的边沿更准确，抖动更低。如前所述，较低的抖动时钟固有地允许较低的NSD和较高的SNR，前提是ADC抖动不是限制性能因素。

第三个好处是无需从时钟器件和电路板上的路由中增加一个时钟频率。这允许系统以更少的时钟信号倍数运行，并总体上降低了时钟复杂性。RF时钟信号可用作某些ADC的输入，允许在较慢的采样时钟下实现内部分频功能。

这种采样配置面临的一个潜在挑战是需要确定能够在增加的频率倍数下实现低抖动的实际时钟器件。随着具有更高频率、性能和通道数的时钟解决方案的发布并进入新的系统板，这一挑战得到了一定程度的缓解。然而，对更高采样速率转换器和复杂配套时钟器件的永不满足的需求有增无减。

如何从时钟器件获取频域相位噪声图，并确定特定ADC采样时钟频率的时域均方根抖动？

虽然两者都描述了相同的现象，但将时钟的相位噪声与特定抖动值的相位噪声联系起来可能有些违反直觉。虽然两者是相互关联的，但工程师需要跨越频域和时域鸿沟才能相互对应。相位噪声图以频域绘制，而时钟信号的均方根抖动分量反映为时域值。

时域中的乘法类似于频域中的卷积。时钟上的任何相位噪声裙边或相位调制杂散噪声都会卷积提供给ADC的数字化信号。时钟耦合到采样输出的噪声卷积的电平或幅度如下图所示。

时钟信号的相位噪声图示例如图5的频域所示。x 轴显示相对于载波的频率偏移，在本例中为 983 MHz 的时钟。y 轴是以 dBc/Hz 表示的相位噪声密度（相对于载波功率的功率，以 dB 为单位，单位为赫兹）。从该图中可以清楚地看出，当我们从时钟进一步观察相位噪声的频率时，会产生相对底线，并且增加累积相位噪声的幅度减小。

图5.

该图显示了频率为983 MHz的载波时钟频率偏移处的相位噪声，单位为dBc/Hz。根据这些信息，可以得出时钟抖动。

时钟信号的均方根抖动可以通过每频率十进制以分段方式对曲线下的面积进行积分，从相位噪声图计算出来。虽然现在有在线计算工具可以计算相位噪声的抖动，但也可以用几个数学方程式来完成。

尝试通过对每个 1 Hz 偏移箱的功率求和来计算确切抖动是不切实际的。因此，通过获取每个频率十进程各自的相位噪声斜率（以端点之间的dB/十倍频程为单位），可以实现非常接近均方根抖动的近似值。理想情况下，宽带相位噪声应积分到等于采样频率的大偏移中。但是，为了保持演示计算的界限，我们可以计算典型有线应用中的均方根抖动。让我们取图6中的相位噪声图，计算983 MHz载波上10 kHz至20 MHz偏移范围内的抖动。

图6.

图5所示相位噪声的十年分段图分为三个部分，以计算载波983 MHz频率在10 kHz至20 MHz范围内的偏移之间的均方根抖动。

总均方根抖动是两个感兴趣频率点之间曲线下面积的总和。在这种情况下，近似区域显示在标记为 A、B 和 C 的三个分段块中。每个段端点之间的相位噪声曲线斜率可以很容易地近似，并将用于计算。周期抖动之间的关系，J每，在整个相位噪声谱中，L（f）可以描述为：

RMS J每在（f2– f1） 的计算公式为：

当L（f）的频率轴在对数刻度中时，可以使用分段函数来近似相位噪声。因此，L（f） 可以写成：

其中 K-1 是分段函数中的段数，b 是十进制起始频率的相位噪声幅度，a 是以 dB/十倍频程为单位的近似斜率，U（f） 是阶跃函数。

如果我们将公式3所示的L（f）代入公式2，我们得到：

然后，我们可以用图 6 图的每一段的值计算均方根抖动，fc= 983 兆赫：

答：a = –3.44 dB/十倍频程，从 f = 10 kHz 开始，b = –116.91 dBc/Hz

B：a = –9.75 dB/十倍频程，从 f = 100 kHz 开始，b = –120.35 dBc/Hz

C： a = –18.58 dB/十倍频程，从 f = 1 MHz 开始，到 20 MHz 结束，b = – 130.1dBc/Hz

RMS J每= 151 飞秒

最新的GSPS ADC使用JESD204B串行输出，而不是LVDS输出的多路复用组。时钟解决方案如何利用JESD204B帮助将系统内的多个ADC对准单个样本？

多通道、低抖动GHz时钟解决方案可以将系统参考定时信号与其每个时钟输出配对，如JESD204B规范中名为SYSREF的信号所定义。SYSREF信号是系统内使用的JESD204B链路的绝对时序参考。多个仪器、传感器阵列和雷达系统需要多个 （2， 4， 8， 16 ...100s）的同步ADC，其时间对准在尽可能少的样本内。对于这些类型的应用，时钟解决方案的时序灵活性对于将SYSREF信号纠偏和对齐到每个相应的ADC时钟是非常宝贵的。

图7.

多个时钟输出对可以相对于彼此以及它们相关的伴随SYSREF信号在相位上偏斜。粗序和精细时序调整都允许时钟和SYSREF在ADC阵列之间同步。

具有 16 个 ADC 的系统可能需要四个独立的电路板，每个电路板使用四个 ADC，并通过电背板间接连接在一起。根据它们彼此之间的空间位置和路由之间的偏斜，每个ADC可能会在不同的时间点看到其相对采样时钟边沿时刻。

在某些情况下，时钟和相关SYSREF需要与每个ADC的同一时间点对齐。在其他系统中，时钟相位需要故意错位，以考虑ADC阵列之间的输入信号相位差。对于两个或四个ADC的交错，时钟可能需要反转或相位调整，以达到特定的90°增量。在任何情况下，JESD204B时钟解决方案都可以在每个ADC时钟和SYSREF对之间提供独立的偏斜能力，以实现采集系统的目的。

图8.

对于JESD204B ADC和DAC，新的时钟芯片解决方案可以将多个输出对齐到单次或周期性SYSREF信号。此功能可以消除由于ADC采集时刻和时钟源之间的空间时钟路由延迟而导致的飞行时间差。

GSPS ADC有哪些可用的时钟解决方案？

GHz时钟解决方案的相位噪声或时域抖动将是选择GSPS ADC时钟源的主要性能因素。对于那些需要大量ADC的采集系统，最好的时钟解决方案还需要提供许多输出通道来分别驱动其编码速率。次要性能方面是使用JESD204B链路中的系统参考参数的同步能力，这将进一步提高时钟系统的功能。

AD9525在3.3 GHz频率下提供7个输出时钟对，均方根抖动仅为50 fs，专用同步输出可在JESD204B接口框架内用作SYSREF。AD9528在1 GHz频率下提供7个输出时钟对，但也提供伴随的SYSREF信号，而不是每个时钟对的相差校正信号，以在单个采样校准脉冲内对齐相应的ADC。HMC7044是一款高性能3 GHz 14输出抖动衰减器，支持JESD204B SYSREF。

结论

最新的高带宽和宽带ADC要求其编码时钟相位噪声和抖动幅度不断减小。虽然可以选择许多时钟解决方案与这些高频ADC配合使用，但那些具有足够低的相位噪声（用于目标带宽）并能够同步许多ADC的解决方案可提供最佳解决方案。

典型时钟解决方案的相位噪声图可以转换为时域，以确定其均方根抖动和对ADC动态范围的潜在影响。高级时钟解决方案的另一个优势包括在JESD204B框架内独特的SYSREF到时钟信号对纠偏。GSPS ADC配套时钟组件的关键选择可能会根据目标采集信号频率来维持或降低ADC的性能。

审核编辑：郭婷