下一代芯片会什么样子，什么时候能实现？

下一代芯片会什么样子，什么时候能实现？

芯片制造商正在为架构、材料和基本结构（如晶体管和互连器件）的根本性变革做好准备。最终结果将是有更多的流程步骤、每个步骤的复杂性增加，以及全面成本上升。

在前沿，FinFET会在3nm节点之后的某个地方前进困难。仍在这些节点工作的三家代工厂 ——台积电，三星和英特尔，以及行业研究机构 imec正在寻求某种形式的栅极全能晶体管作为下一个晶体管结构 ，以便对栅极泄漏进行更严格的控制。

在此之后，这种方法可能至少适用于更多的节点，并可能随着由imec开发的中间步骤forksheet FET的推出而进一步发挥作用。（见图1）然而每家公司都在使用不同的命名，时间表和技术组合，因此很难确定哪个公司在什么时候处于技术领先地位。

图1：N型和P型 forksheet FET对（左）

和nanosheet FET（右）。来源：imec

“回顾过去，我们从双极器件开始，然后我们转向平面CMOS和3D FinFET，”台积电业务发展高级副总裁Kevin Zhang说。“现在我们正在转向nanosheet栅极全能晶体管。但晶体管结构将会演变。不是每一代或每一个节点都需要引入新的架构，因为新的晶体管或架构需要很长很长的时间。我们已经投资nanosheet技术超过10年，以便有足够的信心在2nm节点上引入它。”

代工厂将尽可能长时间地扩展现有技术 ，因为每次更换升级都是昂贵的。除了代工厂开发的新制造工艺外，还需要微调涉及制造设备的数百个工艺步骤。这里的关键指标是制造每个晶圆所花费的时间，这会影响成本，以及获得足够良率的时间。每个步骤都需要更改所有内容，从EDA工具（需要在每个节点和每个铸造厂的半节点进行认证）到各种设备何时插入制造环流。复杂芯片可以有多个插入点。这使得实际的时间表难以确定，代工厂可能不会推到下一个技术节点，直到他们使用现有技术进行改进。

台积电是目前流程的领导者，也是唯一处于领先地位的纯代工厂，计划迁移到2nm的GAA FET。台积电研发高级副总裁Yuh-jier Mii在最近的一次演讲中表示，3nm的finFET在使用相同的功率时将速度提高18%，或在相同的性能下降低34%的功率。使用nanosheet，速度将提高约10%至15%，功耗降低25%至30%，密度增加1.1倍。他还指出，现有的设计规则将在N2兼容，这将降低IP的重用率。

英特尔将遵循类似的路径，使用其版本的GAA FET，称为带状FET。英特尔同样表示，它的finFET技术还有足够的改进，可以将finFET扩展到另一个节点。

“我们在当前的生产节点上提供先进的 finFET ，”英特尔副总裁兼产品和设计生态系统支持总经理Rahul Goyal说。“我们还在研究下一代节点，它将在明年左右推出。然后，我们的sweet spot——这是最先进的节点，我们相信我们可以在这里实现差异化，目前正在与几个客户一起开发。这让我们更好的规定好了2024年至2025年的发展历程，并更好地了解了客户的需求以及如何实现这一目标。挑战在于如何确保我们在早期阶段与客户合作，以尽可能加快我们的学习速度，然后使我们的生态系统和合作伙伴能够为我们的客户服务。”

与此同时，三星将在3nm引入GAA技术，称为多桥通道FET。该公司声称，与5nm FinFET相比，该技术可以将功耗降低45%，将性能提高23%，并将面积减少16%。下一代产品将降低高达50%的功耗，并将性能提高30%，占地面积减少35%。三星吹捧的关键改进之一是可调节的通道宽度，它可以降低驱动信号所需的功率。

下一步是什么？

在GAA FET之后，下一个技术版本可能包括堆叠的GAA FET，也称为complementary FET（CFET），可扩展高达50%。这种变化至少将nanosheet扩展了几个节点。可以堆叠多少层可能决定了这项技术的可扩展性。

“我们正在研究横向nanosheet以及未来几代技术中横向nanosheet某种程度的堆叠，” Lam Research计算产品副总裁David Fried说。“每个人都喜欢调查先进设备的完整列表，并查看垂直和横向设备和堆栈，但是进行任何这些更改所需的投资都非常巨大，以至于制造商必须确信，在他们进行过渡之前，他们将从重大过渡中获得至少几个节点。你尽量不要一次一个节点地做出这些决定。”

预计CFET将开始出现在1.4nm左右。CFET已经在绘图板上存在了十多年，被认为是nanosheet和forksheet FET的进化步骤 。对于CFET，nFET和pFET导线采用单线或双线配置，在提供面积和密度优势的同时，仍可限制栅极处的电流泄漏。这种泄漏就是即使设备关闭，电池也会耗尽或电力继续流动的原因。

图 2：CFET 架构。来源：科文托，

Lam Research旗下研究公司

重新思考一些基础知识

与过去不同，当一个过程可以在数十亿个相同设计的单元上完成时，最终用户需要针对特定应用的更定制的解决方案。在某些情况下，这些是为内部消费而设计的，例如超大规模数据中心。这限制了特定设计的行业体量，并进一步减少了量。

更糟糕的是，其中一些设备正被用于安全和任务关键型应用。因此，除了数量有限之外，还需要在更长的使用寿命内提高可靠性。

为此，正在制定一些有趣的战略来处理这些问题和相关问题。例如，与其期望设计中的每个晶体管或互连都能以100%的良率完美地工作， 不如期望能够在芯片生命周期的任何时候识别出哪些是坏的。这里的重点是弹性。过去，这是通过冗余实现的，一般的态度是晶体管是免费的。但是，在异构设计中，这种方法太昂贵了，其中一些计算元素和内存是由不同的供应商创建的。

“有两个问题，”PDF Solutions首席技术官 Andrzej Strojwas说。“首先，你如何很早就确定电路不起作用？其次，如何构建可重配置的互连？可以使用有源电路来重新配置该互连。这样做的标准方法是在制造过程结束后进行测试，然后烧毁保险丝。但是，如果通过低级金属水平的电子束扫描将信息内联在内，则可以更有效地做到这一点。粒度是不同的。”

当索尼在2000年推出基于IBM的Cell处理器的Playstation 2时，它被设计成六个内核，尽管只需要五个。这种方法在当时被认为是革命性的。但是，可重构性增加了对从设计到制造的应用的能力，包括实时分析，根据需要重新路由信号的能力，以及更精确地划分设计的能力。

光刻也即将经历一个重大而昂贵的转变。EUV在经过大约十年的延迟后，部署用于5nm的大批量生产，已经落后了。在3nm和2nm处，除非ASML（尖端光刻设备的唯一来源）能够以合理的价格推出高数值孔径EUV（HIGH NA EUV），否则将再次需要多图案化。HIGH NA EUV的光圈为0.55，而EUV为0.33，它使用变形透镜，能够在晶片边缘正确打印特征。但并非所有金属层都需要HIGH NA EUV，这意味着它可能会作为一种点工具而不是一刀切地集成到制造流程中。

另一个正在获得挑战的策略是设计技术协同优化，它将前端设计与制造联系起来，比过去更紧密地联系在一起。DTCO已经存在多年，但它只在最先进的节点上使用。

“在平面CMOS时代，设计师和技术可以预测节点将如何扩展，”Synopsys硅工程集团的产品营销总监Ricardo Borges说 。“随着finFET的引入，这种预测变得不那么可信，FinFET在混合中引入了一些新事物，使得预测节点的特性变得更加困难。今天，有更多种类和更多的架构需要探索。例如，在短期内，我们看到gate全能技术的早期发布。除此之外，还有几种类型的器件，更多的晶体管架构，更多的材料和系统需要评估。在某些时候，可以用其他材料代替硅。我们已经看到了新的金属，如钌和钼用于未来的互连，以及用于未来互连的铋和锑，因为它们的电阻率较低。然后有一些结构，imec称之为缩放助推器，这可能是一种新的过程技术，以减少图案化方法的可变性。”

然而，另一种方法是根本不扩展到最先进的节点。联华电子（UMC）和GlobalFoundries等代工厂正在进行大量投资，这些工厂正在使用替代方法来提高PPA。GlobalFoundries技术、工程和质量高级副总裁Gregg Bartlett表示，目前使用的芯片中有80%是在成熟节点上制造的，他预计随着先进封装、混合键合、小芯片和更多领域特定设计的增长，这一数字还会增加。

不过，这并没有使成熟节点的设计变得不那么复杂。“我们从材料开始，然后设计芯片，而不是从 终端市场开始，弄清楚他们想用设计做什么，以及什么材料映射到其中，”Bartlett说。“SOITEC有27种不同类型的SOI（绝缘体上的硅）材料，具有不同的盒子厚度，不同的硅厚度和不同的晶体取向。了解为什么一种基板比另一种基材更好是一个非常重要的考虑因素。这并不是因为材料特性。这是因为当它完全集成到系统级别的性能中时，效果就是不同的。”

不同的选择

令人惊讶的是，在所有工艺节点上都发生了多少研发，而不仅仅是在前沿，而且随着美国芯片与科学法案和欧洲芯片法案的通过，这项研究可能会爆炸式增长，这些法案将总共投入超过1000亿美元用于各种相关领域的研究。

这包括用于多芯片和多模块/封装通信的硅光子学，已在数据中心内部广泛用于将服务器连接到存储器。它将越来越多地用于越来越短的距离。光速非常快，需要最少的能量来实际传输信号，并且它产生的热量非常少。但它也需要监测热波动，这可能会将信号推到滤波器范围之外，并检查波导中的任何粗糙度，这会影响信号。与电子不同，光子不喜欢角落，这是将电音频构建成芯片的挑战之一。

“对我们来说，我们希望能够模拟以某种形状或方式装瓶在一起的两个设备，并能够模拟和模拟这两者的组合，”Bartlett说。“EDA的工作人员在后台做得很好。我们刚刚与一家EDA供应商在我们的45CLO平台上发布了一个公告（C，L和O是不同的波长波段，每个波长段都有不同的损耗）。这些都是处于行业前沿的领域，我们正在努力为客户提供正确的设计工具。”

行业都在蓬勃发展。“强劲的晶圆需求使我们的晶圆厂保持满负荷运转，并且价格高于我们整体收入的平均混合定价，”联华电子总裁Jason Wang在最近的业绩发布会上表示。“SoC技术，如非易失性存储器、电源管理、RF-SOI和OLED显示驱动器，是5G、AIoT和汽车领域的必要应用。我们专注于特种技术的战略取得了成功，它现在贡献了我们硅片收入的一半以上。”

Jason Wang指出，汽车的持续电气化也是未来增长的催化剂。

其他选择

也许最大的转变来自封装选项和小芯片。有许多方法可以将不同的部分放在一起，包括在最先进的节点上开发的数字逻辑与其他逻辑、模拟和在成熟节点上开发出的各种类型的存储器的混合。事实上，随着设计变得越来越异构，并针对特定应用和用例进行定制，人们越来越需要为它们增加更大的灵活性。

“我们采访的一位客户有一个非常复杂的中断控制器，”Flex Logix销售、营销和解决方案架构副总裁Andy Jaros说。“他们需要预测客户想要启动芯片的所有不同排列，包括连接哪些外围设备或使其可用于外部世界，他们正试图在软件控制下做到这一点。他们发现，无论他们如何配置它，或者中断控制器有多复杂，中断控制器都不受支持。这就是嵌入式FPGA发挥作用的地方。你可以拥有一个更简单的中断控制器，并且该中断控制器是针对每个客户精心设计的。因此，现在不必预测每个潜在的引导情况或引导序列或组合变化。基本上，当客户需要它时，就会生成一些新的RTL，并将其放入该客户的排序要求中。”

混合和匹配各种组件和过程也会产生一些意想不到的结果。考虑混合键合，它提供了一种比将它们焊接在一起更直接的方式来连接不同的组件。

“由于焊料的低温工艺，它限制了许多下游应用，”Brewer Science晶圆级加工业务部执行董事Kim Yes说。“我们还看到客户在进行焊球集成的地方，有很多的变形或断裂，他们现在正在考虑混合粘合。这将比真正的异构集成更快。”

铜到铜混合键合是最远的，但目前正在进行使用电介质进行键合的工作。“我们正在与聚合物电介质并行工作，以做同样的事情，” Brewer Science的科学家Dongshun Bai说。“它仍处于早期发展阶段”。

混合键合的另一个优点是它减少了粘接中的应力点，这可能导致焊球出现裂纹，特别是在拐角处。“我们听说过横向对齐等重大挑战，” Bai说。“如果对准小于2微米，他们可能会有一些问题。如果微凸块连接变小，稳定性将是一个问题”。

未来

与过去不同，当整个芯片行业步调一致地走向下一个工艺节点时，有许多可能的途径在考虑之中。现有节点的工作是使用曲线掩模形状在光掩模上更准确地打印特征。“今天，即使你画了一个圆圈，它最终也会在面具上扭曲，”D2S首席执行官Aki Fujimura说。“为了每次都始终如一地做到这一点，它必须大得多，而这不会有用。所以你必须走到生存能力的边缘，但是如果根据常规，想要可靠它必须更大。但你的工作是让它尽可能小。”

这就是曲线面罩的适用范围。使用多光束电子束，可以更准确地打印掩模形状，以基本上关闭为解释这些不准确而创建的空白。如果操作正确，这些技术可以帮助扩展节点。

如果这还不够，那么目前正在进行开发工作，涉及碳纳米管FET的2D材料，这些材料在所有领先的代工厂都受到关注。这些结构是否真的会为主流应用、特种芯片实现，还是根本就要不会实现，还有待观察。虽然使用特殊材料对不同晶体管结构的研究仍在继续，但领先的 代工厂正在寻求架构和先进封装作为可能的前进道路，无论是否有OSAT的帮助。

看起来，竞争正在升温而不是消退，并且正在以尽可能低的成本和最大的可靠性快速“大规模定制”半导体。现在的问题是，哪条路是最好的前进道路，这还有待证明。

审核编辑 ：李倩