物理实现流有三个主要输入

设计流的物理设计阶段也称为“place and route”阶段。这是基于物理放置电路的想法，该电路形成逻辑门并代表特定的设计，以便可以制造电路。典型的物理设计流程始于决定设计的 floor plan ，标准单元格的放置，为时钟信号创建时钟树，routing 时钟和信号网。

物理实现流有三个主要输入：

1.Gate Level Netlist

它可以是Verilog或VHDL的形式。该netlist是在逻辑综合过程中生成的，该逻辑综合是在物理设计阶段之前进行的•

2 .Reference Library and Technology file

这是逻辑功能的集合，例如OR和XOR等。库中的表示形式是将制造的物理形状的表示形式。技术文件定义金属和通过与特定技术相关的信息。

3.Design Constraints

设计约束（例如系统时钟定义和时钟延迟，多个周期路径，输入和输出延迟，最小和最大路径延迟，输入过渡和输出负载电容，错误路径）与前端逻辑合成期间使用的延迟相同物理设计之前的阶段。

Setup Environment:

在placed和routed设计之前，需要创建设计环境。物理设计流程中设计设置阶段的目标是为 floor planning做准备。第一步是创建一个设计库。没有设计库，使用的物理设计过程将无效。该库包含所有将需要的逻辑和物理数据。因此，在物理设计期间，设计库也被称为设计容器。设计库的输入之一将使design library 特定于技术文件。

Floorplanning :

Floorplanning是指估计设计布局的过程。它包括估计设计的模具尺寸，为标准单元格创建位置行，围绕核心边界的I/OS的放置。也将宏位于floorplan阶段。从更广泛的意义上讲，macro placement和power planning在一起被称为floor planning。除了核心的这种纵横比，核心区域的利用外，在 floor plan阶段，还要注意cell orientation和核心与I/O间隙。

Power Planning :

Power Planning 是一个步骤，通常是通过floor planning 完成的，在该计划中，创建电源网络以平等地向设计的每个部分分发电源。可以通过工具自动进行 Power planning 。用较高的金属层在核心边界周围创建功率和接地环。
还创建了 power and ground 垂直和水平带，以在核心区域内分配功率，即宏和标准单元。最后，宏观和架子细胞引脚连接分别与皮带，功率和接地轨道进行。

Placement:

Placement是指最终确定设计中每个eaf instance 的确切位置和方向的过程。物理设计周期中非常重要的步骤。较差的放置需要更大的面积，还会导致性能降解。这是在布局表面上排列一组模块（STD单元格）的过程。每个模块具有固定形状和固定终端位置。模块的子集可能具有预分配的位置（e.g., I/O pads）。标准单元放在floorplaning阶段期间创建的行中。

Clock Tree Synthesis:

时钟树综合（CTS）是在设计中平均分布时钟信号的过程。CTS的主要目标是满足设计规则约束，偏斜和插入延迟。CTS是沿设计时钟路径插入buffers or inverters的过程，以实现零/最小偏斜或平衡偏斜的过程。除此之外，设计中还通过buffers or inverters添加了有用的偏差。

Routing:

Routing是指物理连接设计中实例的过程。Routing操作有四个步骤：
1.Global routing
2.Track assignment
3.Detail routing
4.Search and repair

Global Route

将网分配给特定的金属层和全局路由单元。Global Route试图避免congested global cells，同时最大程度地减少绕道。Global route还避免了预先路由的P/G，放置阻塞和routing阻塞。

Track Assignment (TA)

将每个网分配给特定的轨道，而实际的金属痕迹则由其放置。它试图制作长而直的痕迹，以避免vias数量。在TA舞台上没有遵循DRC。TA立即操作整个设计。

Detail Routing

试图使用称为“ Sbox”的固定尺寸的小区域来修复轨道分配后的所有DRC违规行为。详细路由将整个设计框穿越整个设计框，直到整个 Routing通行证完成为止。

Search and Repair

修复剩余的DRC违规通过多个迭代循环使用逐渐较大的Sbox尺寸。

审核编辑 ：李倩