Cadence提供集成PHY和控制器 IP完整子系统

楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，众多领先的半导体和系统客户已成功采用面向 TSMC 5nm 制程技术的全系列 Cadence® 设计 IP 产品。Cadence 设计 IP 产品符合最高水平的最新接口标准，让客户能够为最苛刻的应用开发最先进的系统级芯片，包括高性能计算 （HPC）、人工智能 / 机器学习（AI/ML）、网络、存储和汽车。面向 TSMC N5 制程的 Cadence 设计 IP 产品组合包括 112 / 56 / 25 / 10 Gbps 以太网 PHY / MAC、PCIe 6.0 / 5.0 / 4.0 / 3.1 PHY / 控制器、40Gbps Ultralink™ D2D PHY 以及用于 GDDR6、DDR5 / 4 和 LPDDR5 / 4x 的全套 PHY / 控制器。

Cadence 在 TSMC N5 工艺中的设计 IP 可提供最佳的功耗、性能和面积（PPA），并具有丰富的功能集，可为大规模 SoC 设计提供无与伦比的差异化、多功能性和创新。此外，Cadence 提供集成了 PHY 和控制器 IP 的完整子系统，可简化集成，最大程度降低风险并缩短上市时间。

“TSMC 与我们长期的生态系统合作伙伴 Cadence 密切合作，实现了领先的设计，依托我们的先进技术，显著改善了功耗、性能和面积。”TSMC 设计基础设施管理部副总裁 Suk Lee 说道，“Cadence 的设计 IP 与 TSMC 的 IP9000 团队密切配合，促进了高质量的 IP 交付，帮助我们的共同客户实现一次性流片成功和更快的上市时间。”

“几十年来，Cadence 携手 TSMC，在先进制程节点上提供经过硅验证的高质量 IP，以满足 HPC、AI / ML、网络、存储和汽车应用的最苛刻要求。”Cadence 设计 IP 产品管理副总裁 Rishi Chugh 表示，“我们面向 TSMC N5 制程的设计 IP 得到广泛使用，这印证了 Cadence 设计 IP 的卓越性和质量，让客户能够设计出高度差异化的产品解决方案。”

N5 设计 IP 产品组合是 Cadence IP 产品组合的一部分，支持 Cadence 智能系统设计（Intelligent System Design™）战略。我们不断开发全面的设计 IP 组合，帮助客户在先进节点实现卓越的系统级芯片设计。

审核编辑：彭静