存储前景未来可期 NAND Flash何去何从？

据Yole介绍，在贸易战紧张局势和 Covid-19 大流行中，独立内存市场在过去两年中一直在扩大。2020 年和 2021 年的收入分别增长了 15% 和 32%。如此显著的增长得益于大多数细分市场的生产受限和强劲的需求增长。大流行推动了笔记本电脑和服务器的需求，同时暂时减少了智能手机和汽车的需求。

Yole同时指出，污染未来几个季度仍将面临全球挑战。其中包括封锁、半导体短缺和地缘政治紧张局势。铠侠和西部数据的晶圆厂也出现了化学污染问题也将继续对内存业务产生影响。

然而，预计需求将保持顽强的弹性。因此，内存业务的前景似乎一片光明。动态随机存取存储器 （DRAM） 预计将增长到1180亿美元，增长 25%。NAND 闪存将在 2022 年达到830亿美元，增长 24%。这些都是历史记录。

从长远来看，独立内存市场将继续扩张，2021-2027 年的复合年增长率 （CAGR21-27） 为 8%，并有望在 2027 年增长超过2600亿美元。但是，Yole强调，周期性仍然存在。

值得注意的是，NOR 闪存市场在 2021 年强劲复苏。收入增长至35亿美元，增长 43%。这是由于紧张的市场条件给价格带来了上行压力。需求显着增长是由多种应用推动的，包括消费者和物联网 （IoT）、汽车、电信和基础设施。

混合键合、EUV 光刻和 3D DRAM 等新技术解决方案将实现持续的密度扩展和性能增长

2022 年是 NAND 闪存发明 35 周年，这项技术极大地改变了人类存储和使用数字信息的方式。

自 1987 年以来，NAND 设备的位密度和每比特成本一直在以不懈的速度发展。为了维持如此显著的规模，正在大力研究新技术解决方案，包括互补金属氧化物半导体 （CMOS） 键合阵列 （CBA） 架构，例如长江存储技术公司 （YMTC） XtackingTM 方法。如今，所有内存制造商都在使用混合键合设备进行研发。铠侠和三星等主要供应商正在其 NAND 路线图中引入晶圆对晶圆键合。

在 DRAM 业务中，目前的共识是平面缩放——即使是通过极紫外光刻 （EUV） 工艺——也不足以为整个未来十年提供所需的位密度改进。

因此，主要设备供应商和领先的 DRAM 制造商正在考虑将单片 3D DRAM（相当于 3D NAND 的 DRAM）作为长期扩展的潜在解决方案。我们相信，这种新颖的 3D 技术可以在 2029-2030 年期间进入市场。在此之前，我们预计混合键合系统可能会开始渗透 DRAM 设备市场，用于制造 3D 堆叠 DRAM，例如高带宽内存 （HBM），可能从 HBM3+ 一代开始。

国产内存产能提升为OSAT厂商开启新商机

中国存储器的努力已缩小到两个最有前途的参与者，即 NAND 的 YMTC 和 DRAM 的长鑫存储技术 （CXMT），它们得到了蓬勃发展的半导体生态系统的支持。长江存储目前在国内小批量出货 32 层 （32L） 和 64L NAND，包括 SSD，早期 128L 的生产正在进行中，主要针对低端智能手机应用。据Yole预测，长江存储有潜力在 2027 年之前达到 10% 以上的 NAND 晶圆产量份额。长鑫存储在未来五年内与现有企业的竞争差距可能会减半。这将是一个相当大的成就。

Yole表示，长江存储和长鑫存储在组装和封装方面没有内部经验，必须使用外包半导体组装和测试 （OSAT） 公司，从而创造一个重大的商机，未来五年价值可能超过 11亿美元美元。

NAND Flash何去何从？3D FeFET将担当重任！

几十年来，NAND-Flash 一直是低成本和大密度数据存储应用的主要技术。这种非易失性存储器存在于所有主要的电子终端市场，例如智能手机、服务器、PC、平板电脑和 USB 驱动器。在传统的计算机内存层次结构中，NAND-Flash 位于离中央处理器 （CPU） 最远的位置，与静态随机存取存储器 （SRAM） 和动态 RAM（动态随机存取存储器）相比，它相对便宜、速度慢且密集。

闪存领域的重要性体现在其在全球半导体资本支出（capex） 中的可观份额，数据显示，其约占了整个半导体市场支出的三分之一。它的成功与其不断扩展存储密度和成本的能力有关——这是 NAND 闪存技术发展的主要驱动力。大约每两年，NAND-Flash 行业就能够大幅提高位存储密度，以增加 Gbit/mm 2表示。

在此过程中，行业也已经引入了多项技术创新来保持这一趋势线。直到最近，NAND 闪存单元都以平面配置排列，使用浮栅晶体管为他们的记忆操作。浮栅晶体管由两个栅极组成：浮栅和控制栅。浮栅与晶体管结构的其余部分隔离，通常由多晶硅制成。控制门是“普通”晶体管门。存储单元的写入是通过向控制栅极施加脉冲来完成的，该脉冲基于隧道机制迫使电子进入（或离开）浮栅。电荷的存在（或不存在）会改变晶体管的阈值电压，这种变化称为内存窗口（memory window）。因此，信息被编码在浮栅晶体管的阈值电压中，并通过测量漏极电流来完成读取。存储在隔离栅极中的电荷长时间保持不变，使存储器具有非易失性特性。

图 1：浮栅单元的示意图。

20 多年来，浮栅一直是 2D-NAND 的常用方法，尽管其结构相当复杂，但仍可提供可靠的操作。通过减小浮栅单元的尺寸，可以提高位存储密度。然而，2D-NAND 缩放在大约 15nm 半间距处（half pitch）饱和，主要是因为阵列可靠性和静电干扰问题 。

走向 3D 以降低每比特成本

位存储密度的进一步增加是通过向三维过渡——而不是通过堆叠类似 2D-NAND 的层来实现的，因为这样做所需的工艺步骤数量会大大增加成本。“真正的” 3D-NAND背后的基本思想是堆叠单元以形成垂直串，从而达到更高的单位面积密度。在这种配置中，单元仍然由水平字线寻址。

最常见的制造方法，即环栅 （GAA） 垂直沟道方法，从生长氧化物/（牺牲）氮化物（字线）层堆叠开始。接下来，使用先进的干法蚀刻工具通过堆叠向下钻取圆柱形孔。沿孔的侧壁沉积隧道和俘获层。为了完成这个“punch和plug”的过程，在孔内沉积一个薄的多晶硅通道，然后是一个核心填充物，形成一个类似通心粉的结构。在下一步中，去除氮化物并用字线金属代替。在这些 GAA 结构中，圆柱形栅极环绕通道结构，这增强了载流子注入捕获层的能力——从而扩大了编程/擦除窗口。

图 2：典型 的3D-NAND-Flash 结构的表示（BL=bit line; WP=word plate; BSP=bottom select plate; SP=source plate; TSL=top select line）。

通过添加更多层而不是缩小特征尺寸，NAND-Flash 行业放弃了传统的缩放方式。第一个商用 3D-NAND 产品于 2013 年推出，堆栈数为 24 个字线层 （128Gb）。根据供应商的不同，存在结构上的变化，以不同的名称（例如 V-NAND 和 BICS）而闻名。因此，3D-NAND 是第一个也是（迄今为止）唯一将真正的 3D 产品推向市场的技术。在接下来的几年中，为了保持位密度缩放趋势线，供应商已经将更多的层叠加在一起。最近，一些主要厂商推出了基于 176 层 3D-NAND 的产品，预计这种增加层数的趋势将在未来几年持续下去。

在此过程中，已经实施了额外的创新，以促进具有挑战性的 3D 工艺或允许进一步增加位密度。后者的一个例子是每个单元增加多达4 位的数量，这是 NAND 闪存技术的真正资产。例如，对于 4 位，多电平单元在每个单独的晶体管中使用 16 个离散电荷电平，这由足够大的内存窗口启用。

另一个值得注意的创新是用电荷陷阱单元（ charge trap cell）代替浮栅单元，这涉及更简化的工艺流程。两种电池类型的工作原理相对相似，但在电荷捕获电池中，捕获层是绝缘体——通常是氮化硅——它在相邻电池之间提供的静电干扰较小。这个电荷陷阱单元现在是大多数 3D-NAND 结构的基础。

提高位存储密度

为了维持 NAND-Flash 路线图，一些主要厂商最近宣布将层数进一步增加到 500 层或更多。按照趋势线，这个数字将在未来十年内增加到 1，000。增加层数会带来更高的处理复杂性，它会挑战沉积和蚀刻工艺，并导致应力在层内积聚。为了应对其中的一些挑战，NAND-Flash 制造商最近开始将层数分成两（或更多）层，并将单独处理的层堆叠在一起。

然而，人们越来越担心如果没有重大创新，这种演变将逐渐降低 NAND-Flash 存储产品的成本效率。层数的增加需要对高度先进的沉积和蚀刻工具进行投资。堆叠多层的趋势将显着增加掩模数量，以及处理步骤和时间的数量。它还可能导致存储路线图放缓，直到 2030 年 1，000 层的堆栈才可用。

随着层数的增加，由于图案化和应力原因，存在缩小层厚度和控制堆叠高度的压力。这种z 间距缩放涉及降低堆叠中涉及的所有材料的高度，包括字线金属和氧化物，每种材料都会带来特定的挑战。

Z-pitch 缩放也可能通过 xy 尺寸的进一步减小来补充。这将需要对存储单元进行重大创新，而在 3D-NAND 开发的这些年中，这种创新一直保持不变。因此，行业正在探索新材料和单元架构作为当今 GAA NAND 闪存单元的替代品。一个值得注意的发展是沟槽式架构连接晶体管。

在这种架构中，存储单元不再是圆形的。它们是在沟槽的侧壁上实现的，在沟槽的两端有两个晶体管，这显著增加了位密度。从操作的角度来看，与圆形 GAA NAND-Flash 单元相比，此沟槽单元类似于平面单元单元（直立放置）。虽然它在电气特性（例如编程/擦除窗口）方面有轻微的损失，但与“GAA”单元相比，沟槽状配置中的单位单元面积在 xy 方向上可以减小。因此，沟槽单元被提出作为下一代 NAND-Flash 单元架构——有望将 xy 间距从今天的 140nm（有效）减小到约 30nm。

图 3：（顶部）Gate-all-around 与（底部）沟槽 NAND-Flash 单元架构。

在更遥远的未来，我们预计将需要更多颠覆性的“后 NAND”创新（例如 imec 的基于液体的概念）来延续密度缩放趋势并进入太比特/mm 2时代。

凭借在 2D 和 3D-NAND-Flash 技术开发方面的长期记录，imec 的部分存储研发活动专注于继续传统的 GAA 3D-NAND-Flash 扩展路线图。通过建模和实验，该团队探索了基本 3D-NAND 单元的创新，以进一步减小 xyz 尺寸。通过建模和仿真工作，他们研究了引入新材料和架构对 NAND 闪存单元的电气性能的影响。建模还使团队能够增强基本理解，并识别和缓解 3D-NAND-Flash 单元扩展障碍。实验工作围绕具有有限层数的测试车辆构建（通常为 3 到 5 个，高度 300nm），与研究缩放对电存储单元指标的影响有关。

对最近的见解和成就的看法

NAND-Flash 层堆栈的 z-shrink 涉及挤压用于创建字线层的材料，包括字线金属。目前，商用 3D-NAND 产品中的垂直字线间距介于 50 到 60 纳米之间，钨 （W） 是首选的字线金属。它还充当 NAND 闪存单元的栅电极，并通过替代金属栅极工艺集成在堆栈中。减小字线金属厚度会带来不必要的电阻率增加，这会增加电阻-电容 （RC） 延迟并减慢存取时间。

因此，Imec 正在寻找替代金属例如Ru和（barrierless）Mo，在小尺寸下可能具有较低的电阻率。在 2021 年 IEEE VLSI 技术和电路研讨会 （VLSI 2021） 上，该团队展示了将 Ru 和 Mo 字线的电阻率和存储特性提高到创纪录的40nm 字线间距。

图 4：集成在 5 层 3D-NAND 中的 Mo 的 TEM 横截面，字线按比例缩小至 40nm 间距。

该团队还在探索电荷陷阱层、隧道电介质和金属栅叠层的替代材料，并正在研究它们对存储器性能的影响。例如，他们研究了高功函数金属与薄的高 k 衬垫相结合如何改善 3D-NAND 擦除操作。

在当今的 GAA 3D-NAND-Flash 结构中，通道材料使用的是多晶硅。将多晶硅材料沉积在贯穿材料叠层的“plug”中被认为是制造器件的最具成本效益的方法。但随着层数的增加，固有缺陷丰富的多晶硅通道会降低器件的读取电流。

因此，Imec 探索了通过引入替代通道材料或提高多晶硅通道质量来提高通道迁移率的方法。在 2021 年 IEEE 国际电子器件会议 （IEDM 2021） 上，该团队展示了在 3D 测试结构中使用金属诱导横向结晶 （MILC） 来提高多晶硅通道质量的结果。MILC 是一个过程，在该过程中，非晶硅在相对较低的温度下转变为晶态，由镍等金属的存在催化。

例如，建模工作的重点是了解电荷陷阱层闪存的非理想编程效率。这种低效率反映在增量步进脉冲编程 （ISPP） 曲线的斜率中，导致所需的编程电压更高。该团队最近对这种鲜为人知的现象有了更好的了解。

在 IEDM 2021 上，研究人员概述了对 ISPP 斜率的不同贡献，并提出了缓解方法，例如，通过在电荷陷阱层单元内使用高 k 电介质。

图 5：载流子注入 （inj）、逃逸 （esc） 因素和陷阱填充对 ISPP 曲线（顶部）和斜率（底部）的贡献 。

其他建模工作侧重于引入新材料和架构（例如沟槽单元）对层堆叠内的机械应力的影响。众所周知，机械应力会在 3D-NAND-Flash 结构中引入晶圆翘曲、局部图案变形和裂缝。在 2021 年 IEEE 国际互连技术会议 （IITC 2021） 上，imec 提出了一种有限元建模 （FEM） 方法，该方法可用于评估和减轻未来 3D-NAND 存储器制造中的晶圆翘曲，而无需通过实验构建 》100层堆栈。

如今，3D-NAND-Flash 技术用于高密度、低成本的数据密集型存储应用，例如固态驱动器。但该技术正越来越多地进入其他细分市场，尤其是低延迟存储领域。在这里，它可以潜在地服务于需要比传统 NAND 闪存更快的读取访问时间的一系列存储应用程序，例如数据库查找表等应用程序。这种更快的 NAND-Flash 变体将进入存储类内存 （SCM） 空间，这将有助于缩小快速、易失性 DRAM 和慢速、非易失性 3D-NAND-Flash 之间的差距。

与传统的高密度 3D-NAND-Flash 相比，低延迟存储应用需要更短的读取访问时间。有几条路线可以使这成为可能。一种方法是恢复为单位存储单元。这主要将程序速度（~30us）提高到接近读取速度（~10us）。设计空间的进一步优化可能涉及减少字线长度或改变 RC 延迟参数。通过这些措施和其他措施，NAND-Flash 技术有望以10µs 左右的读取访问时间进入低延迟存储市场。

低延迟存储：FeFET 的主要作用

从长远来看，铁电存储器有望发挥这一作用——尤其是基于3D 铁电场效应晶体管（3D-FeFET） 的存储器。预计 3D-FeFET 在速度方面将优于 3D-NAND-Flash，使其成为低延迟存储的理想选择。

图 6：数据存储路线图上的 imec 视图。

eFET 的架构类似于传统的 n 沟道 MOS 晶体管，其中栅极电介质已被铁电材料（例如正交晶相的 HfO 2 ）取代。铁电体可以处于两种电极化状态，这可以通过向晶体管栅极施加脉冲来提供的外部电场反转。去除场后，它们保持其极化状态，使材料具有非易失性特性。栅极绝缘体的两个稳定的剩余极化状态会改变晶体管的阈值电压。二进制状态因此被编码在晶体管的阈值电压中。FeFET的工作原理内存与 NAND-Flash 非常相似：通过向晶体管栅极施加脉冲来完成对存储单元的写入，通过测量漏极电流来执行读取。

就像 NAND-Flash 一样，FeFET 可以通过使用类似 3D-NAND 的制造流程以真正的 3D 方式制造 。为了构建3D-FeFET，类沟槽结构优于 GAA 结构，因为 FeFET 不会受益于圆形电荷载流子注入。

尽管仍处于研发的早期阶段，但与 3D-NAND 相比，3D-FeFET 有望呈现出一些显着的优势。它们更易于处理，消耗更少的功率，并且可以在更低的电压下运行，这有利于它们的可靠性。此外，几微秒级的读写访问时间是可行的，这使得它们成为未来低延迟应用的 3D-NAND 的有吸引力的替代品。

Imec 正在解决与 3D-FeFET 的加工、表征和可靠性相关的主要挑战。研究人员正在探索可能的最佳架构、材料组合和内存操作方案（例如编程/擦除方案），以优化低延迟存储应用的 3D-FeFET。要进入 SCM 空间（的 NAND 端），速度和循环耐久性（或失败前的编程/擦除循环数）是最关键的参数。虽然 3D-NAND 的循环寿命限制在 10 5左右，但该团队正在努力实现 3D-FeFET 的 10 7循环寿命。这已经可以在平面 FeFET 架构中得到证明。预计更高的循环耐久性会伴随着密度和保持力的轻微损失。

改善循环和速度的一种方法是优化通道材料。就像在 NAND 中一样，今天的 FeFET 通道是由多晶硅组成的。但这种材料对 FeFET 的操作提出了挑战。与铁电 HfO 2的结合会刺激界面氧化层的再生长，从而对电荷载流子产生不希望的俘获效应，并降低存储器的编程/擦除循环性能。除了研究缓解策略外，imec 还探索了替代通道材料，包括氧化物半导体。这些通道材料应具有低热预算以保持 HfO 2（或其他铁电层）的正交相。

图 7：（顶部）应用 100ns 编程/擦除脉冲后的存储器窗口；（底部）在编程和擦除之后随着循环的阈值电压 VT 的演变。

HfO 2的斜方晶相可以通过使用掺杂剂、应变和退火的最佳组合来稳定。今天，主要使用 Si 作为掺杂原子，因为即使在更高的热预算下它也可以保持正交相。imec 团队还研究替代掺杂剂和掺杂条件，并探索除 HfO 2之外的其他铁电材料。

对于架构，imec 积极追求3D 沟槽架构，已经展示了第一个测试设备。

虽然几十年来NAND-Flash主要针对高密度存储应用，但我们现在也看到了该技术的更快变体——针对低延迟存储。对于后一种应用，imec 认为3D-FeFET在未来将发挥重要作用。对于 NAND 和 FeFET，imec 探索新材料和单元架构，并研究它们对内存性能的影响。此外，该团队正在更深入地了解主要的可靠性下降机制。虽然 3D-NAND-Flash 的创新旨在延续高密度存储路线图，但 imec 为 3D-FeFET 为其未来在低延迟存储市场中的角色做好准备。

3D堆叠成为DRAM新未来

一般来说，计算机中的 DRAM 存储单元由单个晶体管和单个电容器制成，即所谓的 1T1C 设计。这种存储单元在写入时打开晶体管，电荷被推入电容器 （1） 或从电容器 （0） 去除；读取时则会提取并度量电荷。该系统速度超级快，价格便宜，并且功耗很小，但它也有一些缺点。

DRAM作为一种易失性的、基于电容的、破坏性读取形式的存储器，在读取的时候会消耗电容器的电量，因此读取就要将该位写回到内存中。即使不进行读取，电荷最终也会通过晶体管从电容器中泄漏出来，从而随着时间的流逝而失去其明确定义的充电状态。虽然定期刷新可以保持数据，但这也意味着需要读取存储器的内容并将其重新写回。

为了让DRAM更好地满足未来市场需求，业界也在不断地寻找新技术来突破目前的瓶颈，3D DRAM正是其中一个主流的技术方向。

据了解，3D DRAM是将存储单元（Cell）堆叠至逻辑单元上方以实现在单位晶圆面积上产出上更多的产量，从这方面来说，3D DRAM 可以有效解决平面DRAM最重要也最艰难的挑战，那就是储存电容的高深宽比。储存电容的深宽比通常会随着组件工艺微缩而呈倍数增加，也就是说，平面DRAM的工艺微缩会越来越困难。

除了片晶圆的裸晶产出量增加外，使用3D堆栈技术也能因为可重复使用储存电容而有效降低 DRAM的单位成本。因此，可以认为DRAM从2D架构转向3D架构是未来的主要趋势之一。

当前在存储器市场，能和DRAM“分庭抗礼”的NAND Flash早在2015年就已步入3D堆叠，并开始朝着100+层堆叠过渡，然而DRAM市场却仍处于探索阶段，为了使3D DRAM能够早日普及并量产，各大厂商和研究院所也在努力寻找突破技术。

HBM（High Bandwidth Memory，高带宽存储器）技术可以说是DRAM从传统2D向立体3D发展的主要代表产品，开启了DRAM 3D化道路。它主要是通过硅通孔（Through Silicon Via， 简称“TSV”）技术进行芯片堆叠，以增加吞吐量并克服单一封装内带宽的限制，将数个DRAM裸片垂直堆叠，裸片之间用TVS技术连接。从技术角度看，HBM充分利用空间、缩小面积，正契合半导体行业小型化、集成化的发展趋势，并且突破了内存容量与带宽瓶颈，被视为新一代DRAM解决方案。

除了HBM外，研究者们也开始在无电容技术方面下功夫，试图借此解决目前的难题。其实关于无电容，早有Dynamic Flash Memory、VLT技术、Z-RAM等技术出现，但日前，美国和比利时的独立研究小组IMEC在2021 IEDM 上展示了一款全新的无电容器 DRAM，这种新型的DRAM基于 IGZO（indium-gallium-zinc-oxide）可以完全兼容 300mm BEOL （back-end-of-line），并具有》103s保留和无限 （》1011） 耐久性。

据介绍，这些结果是研究人员在为单个 IGZO 晶体管选择最佳集成方案后获得的，而这个最佳集成方案就是具有掩埋氧隧道和自对准接触的后栅极集成方案。使用这种架构后，IGZO TFT（thin-film transistors）的栅极长度可以缩小到前所未有的 14nm，同时仍然保持大于100s的保留。通过EOT（equivalent oxide thickness）缩放控制阈值电压 （Vt ）、改善接触电阻和减小IGZO层厚度，可以进一步优化小栅极长度下的保持率。当后者的厚度减小到 5nm 时，甚至可以省略O2 中的氧隧道和退火步骤，从而大大简化了集成方法。

其实，在2020 IEDM上，imec就首次展示过这种无电容DRAM，并在当时掀起了一阵热议。2020年消息显示，当时这款DRAM包括两个IGZO-TFTs并且没有存储电容，而这种2T0C（2晶体管0电容）DRAM架构还有望克服经典1T1C）（1晶体管1电容）DRAM 密度缩放的关键障碍，即小单元中 Si 晶体管的大截止电流尺寸，以及存储电容器消耗的大面积。但在去年的“概念性”演示中，IGZO TFT 并未针对最大保留率进行优化，并且缺少对耐久性（即故障前的读/写循环次数）的评估。而今年这款无电容DRAM显然在去年的基础上进行了改进，保留率和耐久性都有了提高。

总的来说，今年新推出的新型DRAM 通过对基于 IGZO 的 DRAM架构和集成的改进，使2T0C DRAM 存储器具有》103保留、无限耐久性和栅极长度缩小至 14nm。更重要的是，这些突破性的成果都使得无电容IGZO-DRAM 成为实现高密度 3D DRAM 存储器的合适候选者。