0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

锁相环的基本组成和工作原理

GReq_mcu168 来源:硬件攻城狮 作者:硬件攻城狮 2022-05-10 14:25 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

一.锁相环的基本组成

许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步,利用锁相环路就可以实现这个目的。

锁相环路是一种反馈控制电路,简称锁相环(PLL)。锁相环的特点是:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来。

锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成,锁相环组成的原理框图如图8-4-1所示。

63a54e16-d029-11ec-bce3-dac502259ad0.jpg

锁相环中的鉴相器又称为相位比较器,它的作用是检测输入信号和输出信号的相位差,并将检测出的相位差信号转换成uD(t)电压信号输出,该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t),对振荡器输出信号的频率实施控制。

63b9bb94-d029-11ec-bce3-dac502259ad0.jpg

二.锁相环的工作原理

锁相环中的鉴相器通常由模拟乘法器组成,利用模拟乘法器组成的鉴相器电路如图8-4-2所示。

鉴相器的工作原理是:设外界输入的信号电压和压控振荡器输出的信号电压分别为:

63cd5b5e-d029-11ec-bce3-dac502259ad0.jpg

(8-4-1)

63dc6af4-d029-11ec-bce3-dac502259ad0.jpg

(8-4-2)

式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率,称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为:

63ec479e-d029-11ec-bce3-dac502259ad0.jpg

63fc0e7c-d029-11ec-bce3-dac502259ad0.jpg

用低通滤波器LF将上式中的和频分量滤掉,剩下的差频分量作为压控振荡器的输入控制电压uC(t)。即uC(t)为:

64091b58-d029-11ec-bce3-dac502259ad0.jpg

(8-4-3)

式中的ωi为输入信号的瞬时振荡角频率,θi(t)和θO(t)分别为输入信号和输出信号的瞬时位相,根据相量的关系可得瞬时频率和瞬时位相的关系为:

641e8e5c-d029-11ec-bce3-dac502259ad0.jpg

642ee6d0-d029-11ec-bce3-dac502259ad0.jpg

(8-4-4)

则,瞬时相位差θd为

643c49ce-d029-11ec-bce3-dac502259ad0.jpg

(8-4-5)

对两边求微分,可得频差的关系式为

644a63b0-d029-11ec-bce3-dac502259ad0.jpg

(8-4-6)

上式等于零,说明锁相环进入相位锁定的状态,此时输出和输入信号的频率和相位保持恒定不变的状态,uc(t)为恒定值。当上式不等于零时,说明锁相环的相位还未锁定,输入信号和输出信号的频率不等,uc(t)随时间而变。

因压控振荡器的压控特性如图8-4-3所示,该特性说明压控振荡器的振荡频率ωu以ω0为中心,随输入信号电压uc(t)的变化而变化。该特性的表达式为

644a63b0-d029-11ec-bce3-dac502259ad0.jpg

(8-4-6)

上式说明当uc(t)随时间而变时,压控振荡器的振荡频率ωu也随时间而变,锁相环进入“频率牵引”,自动跟踪捕捉输入信号的频率,使锁相环进入锁定的状态,并保持ω0=ωi的状态不变。

三、锁相环的应用

3.1.锁相环在调制和解调中的应用

(1)调制和解调的概念

为了实现信息的远距离传输,在发信端通常采用调制的方法对信号进行调制,收信端接收到信号后必须进行解调才能恢复原信号。

所谓的调制就是用携带信息的输入信号ui来控制载波信号uC的参数,使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相,所以,调制有调幅(AM)、调频(FM)和调相(PM)三种。

调幅波的特点是频率与载波信号的频率相等,幅度随输入信号幅度的变化而变化;调 频波的特点是幅度与载波信号的幅度相等,频率随输入信号幅度的变化而变化;调相波的特点是幅度与载波信号的幅度相等,相位随输入信号幅度的变化而变化。调 幅波和调频波的示意图如图8-4-4所示。

646d6586-d029-11ec-bce3-dac502259ad0.jpg

上图的(a)是输入信号,又称为调制信号;图(b)是载波信号,图(c)是调幅波和调频波信号。

解调是调制的逆过程,它可将调制波uO还原成原信号ui。

3.2.锁相环在调频和解调电路中的应用

调频波的特点是频率随调制信号幅度的变化而变化。由8-4-6式可知,压控振荡 器的振荡频率取决于输入电压的幅度。当载波信号的频率与锁相环的固有振荡频率ω0相等时,压控振荡器输出信号的频率将保持ω0不变。若压控振荡器的输入信 号除了有锁相环低通滤波器输出的信号uc外,还有调制信号ui,则压控振荡器输出信号的频率就是以ω0为中心,随调制信号幅度的变化而变化的调频波信号。由此可得调频电路可利用锁相环来组成,由锁相环组成的调频电路组成框图如图8-4-5所示。

64850eac-d029-11ec-bce3-dac502259ad0.jpg

649931fc-d029-11ec-bce3-dac502259ad0.jpg

根据锁相环的工作原理和调频波的特点可得解调电路组成框图如图8-4-6所示。

3.3.锁相环在频率合成电路中的应用

在现代电子技术中,为了得到高精度的振荡频率,通常采用石英晶体振荡器。但石英晶体振荡器的频率不容易改变,利用锁相环、倍频、分频等频率合成技术,可以获得多频率、高稳定的振荡信号输出。

输出信号频率比晶振信号频率大的称为锁相倍频器电路;输出信号频率比晶振信号频率小的称为锁相分频器电路。锁相倍频和锁相分频电路的组成框图如图8-4-7所示。

64a8522c-d029-11ec-bce3-dac502259ad0.jpg

审核编辑 :李倩

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 锁相环
    +关注

    关注

    36

    文章

    637

    浏览量

    91300
  • 振荡器
    +关注

    关注

    28

    文章

    4192

    浏览量

    143170
  • 控制电路
    +关注

    关注

    83

    文章

    1753

    浏览量

    138892

原文标题:锁相环的组成和原理及应用

文章出处:【微信号:mcu168,微信公众号:硬件攻城狮】欢迎添加关注!文章转载请注明出处。

收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    利用鉴相鉴频器扩展锁相环的捕获范围

    本文将了解如何用鉴相/鉴频器(PFD)替代普通鉴相器,以扩展锁相环(PLL)的捕获范围。
    的头像 发表于 04-22 14:28 726次阅读
    利用鉴相鉴频器扩展<b class='flag-5'>锁相环</b>的捕获范围

    高性能低噪声锁相环LTC6948:设计与应用全解析

    高性能低噪声锁相环LTC6948:设计与应用全解析 在电子工程师的日常工作中,高性能的锁相环(PLL)器件是实现精确频率控制和低噪声信号合成的关键。今天,我们就来深入探讨一款名为LTC6948
    的头像 发表于 04-21 16:20 132次阅读

    Altera公司锁相环IP核介绍

    锁相环(PLL,Phase Lock Loop)的主要作用是实现输出时钟对输入参考时钟的相位与频率的精确跟踪和同步。锁相环(PLL)的主要模块包括相位频率检测器(PFD)、电荷泵、环路滤波器
    的头像 发表于 03-06 15:58 270次阅读
    Altera公司<b class='flag-5'>锁相环</b>IP核介绍

    探索CDC516:高性能3.3V锁相环时钟驱动器

    。它利用锁相环技术,能够精确地将反馈输出(FBOUT)在频率和相位上与时钟(CLK)输入信号对齐。该驱动器工作在3
    的头像 发表于 02-10 14:55 228次阅读

    CDC2516:高性能锁相环时钟驱动器的深度解析

    : cdc2516.pdf 一、CDC2516概述 CDC2516是一款高性能、低偏斜、低抖动的锁相环(PLL)时钟驱动器,专为同步DRAM应用而设计。它工作在3.3V的VCC电压下,能将一个时钟输入分配到四个输出组,每组有四个输出,总共提供16个低偏斜、低抖动的输入时钟
    的头像 发表于 02-10 14:50 239次阅读

    CDC509:高性能3.3V锁相环时钟驱动器

    CDC509是一款工作在3.3V电源电压下的锁相环时钟驱动器,它使用PLL技术将反馈(FBOUT)输出信号在频率和
    的头像 发表于 02-10 14:40 397次阅读

    CDCVF2505 3.3 - V 时钟锁相环时钟驱动器:设计与应用指南

    CDCVF2505 3.3 - V 时钟锁相环时钟驱动器:设计与应用指南 作为电子工程师,在设计电路时,时钟驱动器的选择至关重要。今天我们来深入探讨 Texas Instruments
    的头像 发表于 02-10 14:25 242次阅读

    CDCVF25081:高性能锁相环时钟驱动器深度解析

    CDCVF25081:高性能锁相环时钟驱动器深度解析 引言 在电子设计领域,时钟驱动器起着至关重要的作用,它直接影响着系统的稳定性和性能。今天我们要深入探讨的是德州仪器(TI)的CDCVF25081
    的头像 发表于 02-10 14:20 233次阅读

    TLC2932A高性能锁相环芯片详解:设计与应用指南

    TLC2932A高性能锁相环芯片详解:设计与应用指南 在电子设计领域,锁相环(PLL)是一种至关重要的电路,它能够实现信号的相位同步和频率合成,广泛应用于通信、雷达、仪器仪表等众多领域。今天要给大家
    的头像 发表于 02-10 11:10 291次阅读

    探索TLC2933A高性能锁相环:特性、应用与设计要点

    ,了解其特性、工作原理及应用中的设计要点。 文件下载: tlc2933a.pdf 一、TLC2933A概述 TLC2933A专为锁相环系统设计,主要由电压控制振荡器(VCO)和边缘触发型相位频率检测器
    的头像 发表于 02-10 11:10 306次阅读

    ‌CDCVF2510 3.3V锁相环时钟驱动器技术文档总结

    该CDCVF2510是一款高性能、低偏斜、低抖动、锁相环 (PLL) 时钟驱动器。它使用锁相环 (PLL) 将反馈 (FBOUT) 输出与时钟 (CLK) 输入信号在频率和相位上精确对齐。它专为
    的头像 发表于 10-08 10:00 889次阅读
    ‌CDCVF2510 3.3V<b class='flag-5'>锁相环</b>时钟驱动器技术文档总结

    ‌CDCVF2510A 3.3V锁相环时钟驱动器技术文档总结

    该CDCVF2510A是一款高性能、低偏斜、低抖动、锁相环 (PLL) 时钟驱动器。该CDCVF2510A使用锁相环 (PLL) 将反馈 (FBOUT) 输出在频率和相位上精确对齐到时钟 (CLK
    的头像 发表于 09-22 09:21 599次阅读
    ‌CDCVF2510A 3.3V<b class='flag-5'>锁相环</b>时钟驱动器技术文档总结

    ‌TLC2932A 高性能锁相环芯片技术文档摘要

    该TLC2932A专为锁相环(PLL)系统而设计,由压控振荡器(VCO)和边沿触发型相位频率检测器(PFD)组成。VCO的振荡频率范围由外部偏置电阻(R ~偏见~ ).VCO在输出级有一个1/2
    的头像 发表于 09-19 15:09 1003次阅读
    ‌TLC2932A 高性能<b class='flag-5'>锁相环</b>芯片技术文档摘要

    基于锁相环的无轴承同步磁阻电机无速度传感器检测技术

    使用场合。为实现无轴承同步磁阻电机高速超高速、低成本、实用化运行,提出了一种基于锁相环法的无速度传感自检测技术。通过应用锁相环原理,设计出无轴承同步磁阻电机无速度传感器,并基于 Matlab
    发表于 07-29 16:22

    高压放大器在锁相环稳定重复频率研究中的应用

    实验名称: 锁相环稳定重复频率的系统分析 实验内容: 针对重复频率的漂移,引入两套锁相环系统反馈控制两个激光器的重复频率,将其锁定在同一个稳定的时钟源上。本章主要阐述了经典锁相环的原理,稳定重复
    的头像 发表于 06-06 18:36 878次阅读
    高压放大器在<b class='flag-5'>锁相环</b>稳定重复频率研究中的应用