国微思尔芯发布高密原型验证系统解决方案白皮书

引言

Preface

随着SoC设计规模呈指数级增长，芯片设计团队原型验证需求也变的越来越复杂。单通过增加系统容量的方式，还是会遇到诸多困难和挑战。设计团队需要有一个成熟的面向大规模SoC设计的高密原型验证系统的软硬件通用解决方案，来解决关键困难点的突破，降低项目风险。

本次国微思尔芯白皮书《高密原型验证系统解决方案》主要分析了用户在进行大规模SoC设计原型验证过程中在全局时钟及复位同步，大规模设计分割以及高速接口和先进Memory控制器IP验证等方面遇到的困难，并提出了相应的解决方案来帮助用户来克服这些困难。

三大核心问题

Main Point

大规模设计分割挑战及解决方案

Partition

由于大规模复杂SoC设计规模庞大，把设计映射到多个FPGA组成的网络（也称设计分割）是大规模原型系统实现过程中必不可少的重要环节。然而大规模设计分割也给用户的原型验证带来了不少的难题。

全局时钟及复位方案挑战及解决方案

Clock reset

全局时钟和复位的解决方案是构建一个大规模复杂SoC原型验证系统首先要考虑的问题。SoC原型验证系统需要保证系统的全局时钟和复位能够同步的送到原型验证系统的每一个FPGA节点，这是大规模SoC原型验证系统能够正常工作的先决条件。随着用户的SoC设计规模的增大，对原型验证系统的全局时钟和复位的同步方案的要求也会变得复杂。

高速接口和先进Memory控制器验证方案

Speed bridge

大规模复杂SoC设计原型验证时一些高速接口，如PCIe Gen3/Gen4接口，对应的PCIe控制器IP在FPGA里跑的速度都很低，无法对接外部实际PCIe主机或者设备。另外，一些先进的Memory控制器IP，如DDR5，LPDDR4/5，HBM2/3缺少FPGA 厂商提供的PHY解决方案，无法在FPGA原型验证系统中运行起来。遇到这些棘手的问题，有些用户甚至选择放弃这些高速接口及Memory IP在原型验证系统中的验证，但也因此会给用户的SoC设计原型验证带来风险。

原文标题：一文读懂 I 如何解决高密原型验证系统的三大核心问题？

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审核编辑：彭菁