数字电路设计中跨时钟域处理的亚稳态

数字电路设计中遇到跨时钟域（Clock Domain Crossing, CDC）的电路时一般都需要特别的处理，例如同步器，异步FIFO等。那么为什么CDC需要特别的处理，如果不做处理又会导致什么问题。

亚稳态

我们都知道数字电路中有两个最重要的概念，建立时间和保持时间。通过满足建立时间和保持时间，我们可以确保信号被正确的采样，即1采到便是1，0采到便是0。但是如果不满足建立时间和保持时间，采到的信号会进入一个不稳定的状态，无法确定是1还是0，我们称之为亚稳态。这个亚稳态的信号会在一段时间内处于震荡状态，直到稳定，而稳定后的状态值与被采样值无关，可能是0也可能是1。

图1【1】所示的是异步时钟采样失败的情况。当数据（adat）的变化离采样时钟（bclk）的变化沿很近时，由于不满足建立时间，导致采样到的信号（bdat1）进入亚稳态。

异步时钟由于时钟相位不同，图1的情况往往难以避免，这也是跨时钟域时容易发生亚稳态的原因。

亚稳态会导致什么问题

由于亚稳态的信号会在一段时间内处于震荡状态，后续不同的逻辑可能会将该信号识别为不同的状态值，甚至是后续逻辑也出现亚稳态的情况，导致逻辑的错误和混乱，比如状态机出现错误的跳转从而锁死在某个状态。

同步器

第一级触发器采样后出现亚稳态，第二级触发器在经过一个时钟周期的等待之后采样到一个稳定状态的信号，达到消除不定态的目的。不过要注意，这样的同步器只是减小了亚稳态发生的概率，并不能完全消除亚稳态的发生。而亚稳态发生的概率的大小一般可以用MTBF（Mean Time Between Faliure）来表示。MTBF的值越小表示亚稳态发生的频率越高。

表示了MTBF的影响因子，可以看到，当时钟频率越高，数据发生变化的频率越高，MTBF越小，即亚稳态发生的频率也越高。

对于一些高频电路设计，两级触发器所构成的同步器MTBF仍然很小，这时候可以考虑再添加一级触发器，即使用三级触发器。另外，我们也希望当数据被异步时钟采样时数据的变化频率也尽可能小，因此一般数据在跨时钟域之前最好可以用寄存器打一拍，减少数据的变化，从而减小亚稳态发生的概率。

值得注意的是，同步器的使用只是消除了不定态，但是同步器的输出仍然可能是错误的，可能被采样的信号是1，但是同步器输出的确是0。这样的错误是否是电路可以接受的要依据不同的设计来看，这便涉及到另外一个话题，如何使系统对产生的错误不敏感，本文暂不讨论。

责任编辑：haq