0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Xilinx源语---FDRE

电子设计 2022-07-25 18:12 次阅读

1、源语---FDRE

pIYBAGAKLuCADVLmAABc4IRbLgI574.jpg

FDRE代表一个单D型触发器,含的有五个信号分别为: 数据(data,D)、时钟使能(Clock enable,CE)、时钟(Clock)、同步复位(synchronous reset,R)、数据输出(dataout,Q)。当输入的同步复位信号为高时,否决(override)所有输入,并在时钟的上升沿将输出Q为低信号。在时钟的上升沿数据被加载进入D触发器的输入。

FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg1 (
  .C  (clk),          //  同步时钟
  .D  (data_sync0),   //异步数据输入
  .Q  (data_sync1),   //同步数据输出
  .CE (1'b1),         //时钟使能信号
  .R  (1'b0)          //复位信号输入,高电平有效
  );

由于数据可能与时钟存在着不同步的情况,尤其是在对同步精度要求高的场合,一般还是用多次FDRE源语使得数据、控制信号等同步,例如在一个三态网数据同步模块中使用了四个D触发器进行数据同步:

`timescale 1ps / 1ps

(* dont_touch = "yes" *)
module tri_mode_ethernet_mac_0_sync_block #(
  parameter INITIALISE = 1'b0,
  parameter DEPTH = 5
)
(
  input        clk,              // clock to be sync'ed to
  input        data_in,          // Data to be 'synced'
  output       data_out          // synced data
);

  // Internal Signals
  wire   data_sync0;
  wire   data_sync1;
  wire   data_sync2;
  wire   data_sync3;
  wire   data_sync4;


  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
    .INIT (INITIALISE[0])
  ) data_sync_reg0 (
    .C  (clk),
    .D  (data_in),
    .Q  (data_sync0),
    .CE (1'b1),
    .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg1 (
  .C  (clk),
  .D  (data_sync0),
  .Q  (data_sync1),
  .CE (1'b1),
  .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg2 (
  .C  (clk),
  .D  (data_sync1),
  .Q  (data_sync2),
  .CE (1'b1),
  .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg3 (
  .C  (clk),
  .D  (data_sync2),
  .Q  (data_sync3),
  .CE (1'b1),
  .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg4 (
  .C  (clk),
  .D  (data_sync3),
  .Q  (data_sync4),
  .CE (1'b1),
  .R  (1'b0)
  );

  assign data_out = data_sync4;


endmodule


审核编辑 黄昊宇


声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • Xilinx
    +关注

    关注

    70

    文章

    2110

    浏览量

    119200
  • 触发器
    +关注

    关注

    14

    文章

    1669

    浏览量

    60308
收藏 人收藏

    评论

    相关推荐

    硬件描述语言(HDL)编码技术:xilinx verilog语法技巧

    xilinx verilog语法技巧 一 硬件描述语言(HDL)编码技术让您: •描述数字逻辑电路中最常见的功能。 •充分利用Xilinx®器件的架构特性。 1 Flip-Flops
    的头像 发表于 12-13 10:29 3077次阅读

    此“”非彼“”——有源和无器件的“

    称之为电源的道理一样。英文中有源器件和无器件分别为Active Device和Passive Device,本身不会产生歧义,汉语没有相应的原始语境,而翻译外来的原则特别是经典原则是尽量采用本土近义
    发表于 03-09 09:18

    那些年我们追过的流行,你是否记得?

    中国有首古诗是这样开头的:鹅,鹅,鹅……2015年已经结束啦!2016年十大网络流行排行榜也新鲜出炉。回首这一年,又有很多新的网络流行成功亮瞎了我们的钛合金眼,接下来看看智能屋(Smart
    发表于 03-31 16:02

    实施可行性警告:时钟驱动太多寄存器

    / host_addr_r_reg [3] {FDRE}据我所知,这是我将单个时钟引脚连接到多个模块的情况。但是从RTL的角度来看,会在每个内部添加额外的缓冲区来解决问题吗?我假设Xilinx工具会在
    发表于 10-26 15:00

    Xilinx 14.6在Windows 8上崩溃

    何时候使用“打开项目”或“添加”时都会崩溃有没有办法避免它?以上来自于谷歌翻译以下为原文Hi, I was able to install Xilinx 14.6 on my PC
    发表于 11-28 15:20

    请问下葡萄牙如何制作字模

    请问下葡萄牙如何制作字模。有没有类似PcToLcd的这样的字模软件,可以制作葡萄牙的。
    发表于 08-05 15:34

    altera的ip在哪里可以获取?在官网找的话要怎么搜索,有知道的大神求告知一下!

    1.由于每次通过ip调取不方便移植也麻烦,所以需要获取进行例化。有知道的大神求告知,链接代码均可,常用的ip,ram,fifo,pll这些
    发表于 01-14 10:15

    XilinxFDRE介绍

    Xilinx-------FDRE
    发表于 01-25 06:10

    怎么在Labview显示越南

    公司最近要把一些设备送到越南工厂,想把软件界面改成中文 越南 切换,但是越南一复制到Labview里面就部分显示乱码了,请问这个要如何处理?
    发表于 06-23 22:03

    如何区分有源器件和无器件

    称之为电源的道理一样。英文中有源器件和无器件分别为Active Device和Passive Device,本身不会产生歧义,汉语没有相应的原始语境,而翻译外来的原则特别是经典原则是尽量采用本土近义文字...
    发表于 12-31 07:13

    关于labview输入越南乱码

    请问有没有大佬知道labview支不支持越南语言啊,我开了unicode输入越南还是会乱码,可以显示出越南但是输入到具体结构里面就会乱码。请问有大佬知道怎么解决吗
    发表于 09-27 15:57

    Xilinx EDK设计试验

    Xilinx FPGA工程例子源码:Xilinx EDK设计试验
    发表于 06-07 14:54 9次下载

    Xilinx 高级试验的代码

    Xilinx FPGA工程例子源码:Xilinx 高级试验的代码
    发表于 06-07 15:07 19次下载

    Xilinx源语-------FDRE

    FDRE代表一个单D型触发器,含的有五个信号分别为: 数据(data,D)、时钟使能(Clock enable,CE)、时钟(Clock)、同步复位(synchronous reset,R)、数据
    发表于 01-25 07:27 3次下载
    <b class='flag-5'>Xilinx</b>源语-------<b class='flag-5'>FDRE</b>

    基于FDRE的节水灌溉智能控制系统

    基于FDRE的节水灌溉智能控制系统
    发表于 06-29 14:28 26次下载