2023年台积电2纳米工艺芯片的良率将达到90%

据wccftech报道，台湾半导体制造公司（TSMC）在2nm半导体制造节点研发方面取得了重要突破：台积电有望在2023年中期进入2nm工艺的试生产阶段，并于一年后开始批量生产。

目前，台积电的最新制造工艺是其第一代5纳米工艺，该工艺将用于为iPhone 12等设备构建处理器。

台积电的2nm工艺将采用差分晶体管设计。该设计被称为多桥沟道场效应（MBCFET）晶体管，它是对先前FinFET设计的补充。

台积电第一次作出将 MBCFET 设计用于其晶体管而不是交由晶圆代工厂的决定。三星于去年 4 月宣布了其 3nm 制造工艺的设计，该公司的 MBCFET 设计是对 2017 年与 IBM 共同开发和推出的 GAAFET 晶体管的改进。三星的 MBCFET 与 GAAFET 相比，前者使用纳米线。这增加了可用于传导的表面积，更重要的是，它允许设计人员在不增加横向表面积的情况下向晶体管添加更多的栅极。

据了解台积电预计其 2 纳米工艺芯片的良率在 2023 年将达到惊人的 90%。若事实如此，那么该晶圆厂将能够很好地完善其制造工艺，并轻松地于 2024 年实现量产。三星在发布 MBCFET 时表示，预计 3nm 晶体管的功耗将分别比 7nm 设计降低 30% 和 45% 并将性能提高 30%。
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