0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

台积电表示3nm工艺预计在2021年进入风险试产阶段 首发依然会是FinFET晶体管技术

半导体动态 来源:快科技 作者:宪瑞 2020-04-17 09:33 次阅读
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

尽管2020年全球半导体行业会因为疫情导致下滑,但台积电的业绩不降反升,掌握着7nm、5nm先进工艺的他们更受客户青睐。今天的财报会上,台积电也首次正式宣布3nm工艺详情,预定在2022年下半年量产。

台积电原本计划4月29日在美国举行技术论坛,正式公布3nm工艺详情,不过这个技术会议已经延期到8月份,今天的Q1财报会议上才首次对外公布3nm工艺的技术信息及进度。

台积电表示,3nm工艺研发符合预期,并没有受到疫情影响,预计在2021年进入风险试产阶段,2022年下半年量产。

在技术路线上,台积电评估多种选择后认为现行的FinFET工艺在成本及能效上更佳,所以3nm首发依然会是FinFET晶体管技术。

在3nm节点上,台积电最大的对手是三星,后者押注3nm节点翻身,所以进度及技术选择都很激进,将会淘汰FinFET晶体管直接使用GAA环绕栅极晶体管。

根据三星的信息,相较于7nm FinFET工艺,3nm工艺可以减少50%的能耗,增加30%的性能。

至于量产时间,三星之前计划在2021年量产,不过因为疫情影响,现在也推迟到了2022年,但没有明确是上半年还是下半年,他们与台积电谁能首发3nm工艺还没定论。

随着3nm工艺的临近,人类正在逼近硅基半导体的极限,此前台积电有信心将工艺推进到2nm甚至1nm,但还是纸面上的,相关技术并没有走出实验室呢。

如果不能解决一系列难题,3nm工艺很有可能是未来CPU等芯片的极限了。
责任编辑:wv

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 芯片
    +关注

    关注

    463

    文章

    54661

    浏览量

    471061
  • 台积电
    +关注

    关注

    44

    文章

    5822

    浏览量

    177221
收藏 人收藏
加入交流群
微信小助手二维码

扫码添加小助手

加入工程师交流群

    评论

    相关推荐
    热点推荐

    2nm“诸神之战”打响!性能飙升+功耗骤降,电携联发科领跑

    (Tape out),预计2026进入量产。这意味着联发科成为首批采用电 2 纳米制程的公司之一。   此前,业内消息指出 三星电子
    的头像 发表于 09-19 09:40 1.4w次阅读
      2<b class='flag-5'>nm</b>“诸神之战”打响!性能飙升+功耗骤降,<b class='flag-5'>台</b><b class='flag-5'>积</b>电携联发科领跑

    7nm FinFET 工艺:局部版图效应 LLE 标准化实测体系全解析

    本系列上篇中,我们阐述了核心技术难题:先进CMOS工艺制程下,晶体管性能不再仅由标称尺寸决定,周边版图布局成为关键影响因素。(当版图成为器件物理:深纳米时代,应力相关LLE如何重塑先
    的头像 发表于 05-09 10:09 216次阅读
    7<b class='flag-5'>nm</b> <b class='flag-5'>FinFET</b> <b class='flag-5'>工艺</b>:局部版图效应 LLE 标准化实测体系全解析

    浅谈FinFET技术的深度演进

    FinFET(鳍式场效应晶体管)自 2011 由 Intel 商业化以来,统治了半导体先进制程超过 15
    的头像 发表于 03-31 14:55 924次阅读
    浅谈<b class='flag-5'>FinFET</b><b class='flag-5'>技术</b>的深度演进

    电拟投资170亿,日本建设3nm芯片工厂

    据报道,全球最大的半导体代工制造商电(TSMC)已最终确定在日本熊本县量产3nm线宽的尖端半导体芯片的计划。预计该项目投资额将达到170亿美元。日本政府正致力于提升国内半导体制造能
    的头像 发表于 02-06 18:20 416次阅读

    技术报告 | Gate 和 Fin Space Variation 对应力调制及 FinFET 性能的影响

    (FinPitch);机械应力;晶体管性能概述先进CMOS工艺节点的器件缩微正面临愈发严峻的挑战,究其原因在于光刻工艺的固有局限,以及三维晶体管集成方案的复杂度攀升。这一
    的头像 发表于 01-22 15:03 774次阅读
    <b class='flag-5'>技术</b>报告 |  Gate 和 Fin Space Variation 对应力调制及 <b class='flag-5'>FinFET</b> 性能的影响

    漏致势垒降低效应如何影响晶体管性能

    随着智能手机、电脑等电子设备不断追求轻薄化,芯片中的晶体管尺寸已缩小至纳米级(如3nm、2nm)。但尺寸缩小的同时,一个名为“漏致势垒降低效应(DIBL)”的物理现象逐渐成为制约芯片性能的关键难题。
    的头像 发表于 12-26 15:17 1324次阅读
    漏致势垒降低效应如何影响<b class='flag-5'>晶体管</b>性能

    电2纳米制程试产成功,AI、5G、汽车芯片,谁将率先受益?

    与现行的3nm工艺相比,2nm制程上首次采用了GAA(Gate-All-Around,环
    的头像 发表于 10-29 16:19 1055次阅读

    电2纳米制程试产成功,AI、5G、汽车芯片

    又近了一大步。     这一历史性节点不仅意味着制程技术的再度跨越,也预示着未来AI、通信与汽车等核心领域即将迎来一场深刻的“芯革命”。 1、技术再突破 与现行的3nm工艺相比,
    的头像 发表于 10-16 15:48 2902次阅读

    预计3nm涨价!软银豪掷54亿美元收购ABB机器人部门/科技新闻点评

    十一黄金周和国庆假期后第一天工作日,科技圈接连发生三件大事:1、预计将对3nm实施涨价策略;2、日本巨头软银宣布54亿美元收购ABB
    的头像 发表于 10-09 09:51 1.1w次阅读
    <b class='flag-5'>台</b><b class='flag-5'>积</b>电<b class='flag-5'>预计</b>对<b class='flag-5'>3nm</b>涨价!软银豪掷54亿美元收购ABB机器人部门/科技新闻点评

    【「AI芯片:科技探索与AGI愿景」阅读体验】+半导体芯片产业的前沿技术

    会减半。这一规律最初由英特尔公司创始人之一戈登·摩尔1965提出,至今已成为了计算机工业的基石。(百度到的,不了解的可以自行去了解下) 1、晶体管架构从FinFET到CFET
    发表于 09-15 14:50

    【「AI芯片:科技探索与AGI愿景」阅读体验】+工艺创新将继续维持着摩尔神话

    FinFET22nm之后的工艺中使用,而GAA纳米片将会在3nm及下一代工艺中使用。
    发表于 09-06 10:37

    下一代高速芯片晶体管解制造问题解决了!

    半导体工艺演进到2nm,1nm甚至0.7nm等节点以后,晶体管结构该如何演进?2017
    发表于 06-20 10:40

    苹果A20芯片的深度解读

    工艺,相较iPhone 17 Pro搭载的A19 Pro(3nm N3P)实现代际跨越。 ​ 性能与能效 ​:晶体管密度提升15%,同等功耗下性能提升15%,同等性能下功耗降低24-
    的头像 发表于 06-06 09:32 4702次阅读

    电2nm良率超 90%!苹果等巨头抢单

    当行业还在热议3nm工艺量产进展时,电已经悄悄把2nm技术推到了关键门槛!据《经济日报》报道
    的头像 发表于 06-04 15:20 1747次阅读

    薄膜晶体管技术架构与主流工艺路线

    导语薄膜晶体管(TFT)作为平板显示技术的核心驱动元件,通过材料创新与工艺优化,实现了从传统非晶硅向氧化物半导体、柔性电子的技术跨越。本文将聚焦于薄膜
    的头像 发表于 05-27 09:51 3484次阅读
    薄膜<b class='flag-5'>晶体管</b><b class='flag-5'>技术</b>架构与主流<b class='flag-5'>工艺</b>路线