PCB设计深度解答了解一下

1、 PCB中各层的含义是什么？

Mechanical 机械层：定义整个PCB板的外观，即整个PCB板的外形结构。

Keepoutlayer 禁止布线层：定义在布电气特性的铜一侧的边界。也就是说先定义了禁止布线层后，在以后的布过程中，所布的具有电气特性的线不可以超出禁止布线层的边界。

Topoverlay 顶层丝印层 & Bottomoverlay 底层丝印层：定义顶层和底的丝印字符，就是一般在PCB板上看到的元件编号和一些字符。

Toppaste 顶层焊盘层 & Bottompaste 底层焊盘层：指我们可以看到的露在外面的铜铂。

Topsolder 顶层阻焊层 & Bottomsolder 底层阻焊层：与toppaste和bottompaste两层相反，是要盖绿油的层。

Drillguide 过孔引导层：

Drilldrawing 过孔钻孔层：

Multiplayer 多层：指PCB板的所有层。

2、如何用powerPCB设定4层板的层？

可以将层定义设为

1:no plane+ component（top route）

2:cam plane或split/mixed （GND）

3:cam plane或split/mixed （power）

4:no plane+component（如果单面放元件可以定义为no plane+route）

注意：

cam plane生成电源和地层是负片，并且不能在该层走线，而split/mixed生成的是正片，而且该层可以作为电源或地，也可以在该层走线（部推荐在电源层和地层走线，因为这样会破坏该层的完整性， 可能造成EMI的问题） 。将电源网络（如3.3V，5V等）在2层的assign中由左边列表添加到右边列表，这样就完成了层定义

3、“进行信号完整性分析，制定相应的布线规则，并根据这些规则来进行布线”，此句如何理解？

前仿真分析，可以得到一系列实现信号完整性的布局、布线策略。通常这些策略会转化成一些物理规则，约束PCB的布局和布线。通常的规则有拓扑规则，长度规则，阻抗规则，并行间距和并行长度规则等等。PCB工具可以在这些约束下，完成布线。当然，完成的效果如何，还需要经过后仿真验证才知道。

4、假设一片4层板，中间两层是VCC和GND，走线从top到bottom，从BOTTOM SIDE流到TOP SIDE的回流路径是经这个信号的VIA还是POWER？

过孔上信号的回流路径现在还没有一个明确的说法，一般认为回流信号会从周围最近的接地或接电源的过孔处回流。一般EDA工具在仿真时都把过孔当作一个固定集总参数的RLC网络处理，事实上是取一个最坏情况的估计。

5、用PROTEL绘制原理图，制板时产生的网络表始终有错，无法自动产生PCB板，原因是什么？

可以根据原理图对生成的网络表进行手工编辑， 检查通过后即可自动布线。用制板软件自动布局和布线的板面都不十分理想。网络表错误可能是没有指定原理图中元件封装；也可能是布电路板的库中没有包含指定原理图中全部元件封装。如果是单面板就不要用自动布线，双面板就可以用自动布线。也可以对电源和重要的信号线手动，其他的自动。

6、怎样选择PCB的软件？

选择PCB的软件，根据自己的需求。市面提供的高级软件很多，关键看看是否适合您设计能力，设计规模和设计约束的要求。刀快了好上手，太快会伤手。找个EDA厂商，请过去做个产品介绍，大家坐下来聊聊，不管买不买，都会有收获。

7、在PROTEL中如何画绑定IC？

具体讲，在PCB中使用机械层画邦定图，IC衬底衬根据IC SPEC.决定接vccgndfloat，用机械层print bonding drawing即可。

8、关于碎铜、浮铜的概念该怎么理解呢？

从PCB加工角度，一般将面积小于某个单位面积的铜箔叫碎铜，这些太小面积的铜箔会在加工时，由于蚀刻误差导致问题。从电气角度来讲，将没有合任何直流网络连结的铜箔叫浮铜，浮铜会由于周围信号影响，产生天线效应。浮铜可能会是碎铜，也可能是大面积的铜箔。

9、近端串扰和远端串扰与信号的频率和信号的上升时间是否有关系？是否会随着它们变化而变化？如果有关系，能否有公式说明它们之间的关系？

应该说侵害网络对受害网络造成的串扰与信号变化沿有关，变化越快，引起的串扰越大，（V=L*di/dt）。串扰对受害网络上数字信号的判决影响则与信号频率有关，频率越快，影响越大。

10、PCB与PCB的连接，通常靠接插镀金或银的“手指”实现，如果“手指”与插座间接触不良怎么办？

如果是清洁问题，可用专用的电器触点清洁剂清洗，或用写字用的橡皮擦清洁PCB。还要考虑1、金手指是否太薄，焊盘是否和插座不吻合；2、插座是否进了松香水或杂质；3、插座的质量是否可靠。

责任编辑：ct