程序模块 - 基于FPGA 的嵌入式系统程序开发实现对AＲM 接口通信控制模块、芯片驱动模块的程序设计

本程序是一个进程，当cmd_sel( 2) = ＇1＇时，cmd_data［7. . 0］作为数据传输。当cmd_sel( 2) = ＇0＇时，cmd_data［7. . 0］作为命令选择传输。cmd_sel( 1) 与cmd_sel( 0) ，作为发送数据位数选择，这是由于不同的指令操作，需要不同的数据位数，在这段程序中，有需要发送8 位数据的，有需要发送12 位的数据，有需要发送16 位的数据，还有需要发送24 位的数据，这取决于驱动的芯片所固定的数据位输入格式要求。

2. 2 芯片驱动模块设计
芯片驱动模块的例化组件图，如图3 所示。

图3 是已经封装好的功能模块，其内部结构如图4 所示。

由此可知，该模块内部还可以有子模块。分别为控制外围三个芯片的驱动［5］，它们是芯片LTC2620、芯片X9313、芯片HC574。这些子模块只是一个接口，并非是一个真正的芯片，可以说是一个接口函数以图形化的方式来给调用，让程序结构更佳形象具体，其实它们都是通过VHDL 语言编程程序代码而成的。图4 的左边是输入接口，主要是与AＲM 接口通信控制模块( 图2) 的接口连接，而右边的是输出接口，当然这些输出接口是FPGA 的I /O 引脚，这才能与真实的芯片相应应的引脚连接。

下面以芯片LTC2620 为例，说明其驱动过程。图4 右上角是LTC2620 的接口例化组件，是由VHDL语言生成的［6］，首先是VHDL 的实体部分，主要是定义端口及其属性。

ENTITY LTC2620_comtrol IS
POＲT(
clk5m : IN STD_LOGIC;
clr_n : IN STD_LOGIC;
DAT_DATA_A : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_B : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_C : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_D : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_E : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_F : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_G : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
DAT_DATA_H : IN STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
n_CS_LD : OUT STD_LOGIC;
SCK : OUT STD_LOGIC;
SDI : OUT STD_LOGIC) ;
END;

其中n_CS_LD、SCK、SDI 为输出端口，是根据芯片LTC2620 的输入引脚而设定的。芯片LTC2620 引脚图如图5 所示。

接口与引脚已经连接好，但还需要仿真这三个引脚的工作时序。这就需要根据芯片LTC2620 手册说明来来模拟其时序以及其数据输入格式，为4 位命令+ 4 位地址+ 12 位数据流，共20 位数据，但数据一般以8 位为单位，即一个字节，所以需要发送24 位数据，其中16 位数据流的前4 位都需要作置零处理。LTC2620 时序图如图6 所示。

数据输入格式如图7 所示。

接着，使用VHDL 在其结构体部分编写LTC2620 时序，需要设计两个进程来完成，分别是PROCESS( clk5m，clr_n) 进程和PＲOCESS( load_clk，clr_n，DAT_DATA_A) 进程。

首先定义数据格式，分成三部分，COMMAND( C3 － C0) 、ADDＲESS ( A3 － A0) 和DATA ( D11 －D0) ，一共为20 位，要分三个字节发送，即24 位。数据格式定义的VHDL 代码:
CONSTANT CNT_COMMAMD_DATA : STD_LOGIC_VECTOＲ( 3 DOWNTO 0) : = "0011" ;
/ /COMMAND( C3 － C0)
SIGNAL ADDＲESS_DATA : STD_LOGIC_VECTOＲ( 3 DOWNTO 0) ;
/ / ADDＲESS( A3 － A0)
SIGNAL DAT_DATA: STD_LOGIC_VECTOＲ( 11 DOWNTO 0) ;
/ / DATA( D11 － D0)

根据图6，对时序SCK、SDI、CS /LD 进行定义:
SIGNAL r_n_CS_LD，r_SCK，r_SDI : STD_LOGIC;

内部时钟定义:
SIGNAL r_load， load_clk， load_en : STD_LOGIC;

再设定三个进程来模拟图7 的SCK、SDI、CS /LD 三个时序图。

1) 进程1 主要是通过内部时钟生成SCK 时序
代码为:
PＲOCESS( clk5m， clr_n)
VAＲIABLE tp : INTEGEＲ ＲANGE 0 TO 25;
BEGIN
IF clr_n = ＇0＇ THEN
tp: = 0; load_clk ＜ = ＇0＇;
ELSIF clk5m＇EVENT AND clk5m = ＇1＇ THEN
IF tp ＜ 25 THEN
tp: = tp + 1; load_clk ＜ = ＇1＇;
ELSE
tp: = 0; load_clk ＜ = ＇0＇;
END IF;
END IF;
END PＲOCESS;

2) 进程2 主要是设置LTC2620 的8 个输出引脚VoutA － VoutH 与ADDＲESS ( A3 － A0) 之间的对应关系，ADDＲESS，如表1 所示。

使用CASE 语句完成，代码如下:
CASE state IS
WHEN 1 = ＞ DAT_DATA ＜ = DAT_DATA_B; ADDＲESS_DATA ＜ = "0001" ;
WHEN 2 = ＞ DAT_DATA ＜ = DAT_DATA_C; ADDＲESS_DATA ＜ = "0010" ;
WHEN 3 = ＞ DAT_DATA ＜ = DAT_DATA_D; ADDＲESS_DATA ＜ = " 0011" ; WHEN 4 = ＞ DAT_DATA ＜
= DAT_DATA_E; ADDＲESS_DATA ＜ = "0100" ; WHEN 5 = ＞ DAT_DATA ＜ = DAT_DATA_F; ADDＲESS_DATA ＜
= "0101" ; WHEN 6 = ＞ DAT_DATA ＜ = DAT_DATA_G; ADDＲESS_DATA ＜ = " 0110" ; WHEN 7 = ＞ DAT_DATA
＜ = DAT_DATA_H; ADDＲESS_DATA ＜ = " 0111" ; WHEN OTHEＲS = ＞ DAT_DATA ＜ = DAT_DATA_B; ADDＲESS_
DATA ＜ = "0001" ; load_en ＜ = ＇0＇;
END CASE;

3) 进程3 主要是设置DATA ( D11 － D0) 的数据输出，每次需发送24 位数据，其中4 位无用上，给置0 处理，代码如下:
IF r_load = ＇0＇ THEN
data( 23 DOWNTO 20) : = CNT_COMMAMD_DATA;
data( 19 DOWNTO 16) : = ADDＲESS_DATA;
data( 15 DOWNTO 4 ) : = DAT_DATA;
data( 3 downto 0) : = "0000" ;
……/ /省略;
end IF;

3 结语

本文详细介绍了使用VHDL 硬件描述语言，程序编写过程，对两个功能模块进行基于FPGA 的嵌入式系统程序开发。实现了AＲM 接口通信控制模块、芯片驱动模块的程序设计，有效地解决了芯片间之间的通信与驱动的问题，以FPGA 为核心，有效地实现芯片间的相互协作，为数字存储示波器数据采样提供重要的可靠性。