DRAM和NAND技术的发展和面临的挑战

半导体存储器已经得到了广泛的应用，其中DRAM和SRAM是两种常见形态的存储器。DRAM的特点是需要定时刷新，才可以保存数据，SRAM只要存入数据了，不刷新也不会丢掉数据。DRAM和SRAM各有各的优势及不足，本文探讨的DRAM和NAND当前面临的技术挑战及发展前景。

DRAM技术的发展和面临的挑战

DRAM技术是从早期的随机存取存储器技术演变而来，RAM内存在读/写操作期间临时保留内存状态，每次关闭计算机时都会擦除内存。RAM最初使用复杂的电线和磁铁系统，体积庞大且耗电。DRAM只能将数据保持很短的时间，它是需要定时刷新存数据的。对于DRAM而言，从制作方面，它比SRAM更复杂。DRAM芯片有很多种，常见的有FPRAM、FastPage、SGRAM、WRAM和EDORAM、DDR RAM、RDRAM等，DDR RAM作为应用很广的一种，有着很好的性能，DDR SDRAM，是目前电脑中用得最多的内存，是性价比最高的存储之一，在高端显卡上，通常配置高速 DDR RAM来提高带宽。

当今DRAM技术的复杂性是由许多影响CPU的相同开发挑战所驱动的，包括多重图案、邻近效应和存储节点泄漏问题等。DRAM开发需要精确的建模来预测和优化这种影响并避免良率问题。如位线心轴间隔和掩膜偏移的挑战对于确定BL到有效区域的接触面积可能至关重要，如果不加以解决可能导致不良的良率。

仅使用晶片实验就很难识别和关联导致晶片级故障的特定工艺参数。在工艺变化研究过程中制造测试晶圆，并测量晶圆上的最终接触面积是费时又费钱的，使用高级过程建模技术可以避免这种时间和费用。

如何提高DRAM的制作良率，通过同时建模BL隔离层厚度变化和BL掩模偏移，可以基于实验设计统计变化研究来确定最小接触面积。这种工艺变化功能，再加上内置的结构搜索和 DRC功能，可以识别出芯片上的最小触点位置区域。扫描仪3d是一个可以执行这些类型的研究的过程建模平台。使用SEMulator3D，我们可以执行工艺变化研究，以研究BL型芯间隔物厚度和掩模偏移的潜在问题。图1（a）显示了使用SEMulator3D检查BL隔离层厚度和掩膜偏移对BL / AA接触面积的影响的示例。图1（b）标识了最小接触面积的片上位置。

图1：（a）BL / AA接触面积与BL隔离层厚度和掩膜偏移的关系，（b）说明了所需的最小接触面积。

DRAM工艺开发中的另一个工艺问题存储节点接触点邻近相邻的活动区域，因为过度的邻近会导致设备短路。追踪这些潜在短路的根本原因很困难，但是它们可能会导致灾难性的可靠性，并在开发周期的后期出现成品率问题。在引出之前，准确地建模和识别在不同z位置的电容器触点和AA之间的最小间隙，可以帮助减轻这些未来的可靠性和成品率问题。

图2说明了在过程建模期间发现的BL到AA接触区域，并突出显示了需要通过过程或设计更改解决的最小间隙位置。这两个示例说明了处理步骤之间的复杂交互以及由此产生的对DRAM可靠性和良率的影响，

图2：虚拟晶圆制造工艺模型（SEMulator3D），显示了存储节点触点和AA之间的潜在短路。

闪存发明于1984年，能够多次擦除和重新编程。它用于消费类设备，企业系统和工业应用中的存储和数据传输。不管配备闪存的设备是打开还是关闭电源，闪存都可以长时间保留数据。闪存现已从2D技术转变为3D技术（3D NAND），从而提高了存储密度。

单层3D NAND结构的蚀刻非常复杂，因为必须以交替的一组材料蚀刻非常高的纵横比的孔。另外，在蚀刻过程中必须避免孔的弯曲和倾斜。另外需要创建“狭缝”蚀刻以分离相邻的存储单元。3D NAND结构增加了形成字线（WL）触点所需的“阶梯”蚀刻的复杂性。完整的3D NAND阵列（以SEMulator3D建模）如图3所示。它说明了最新的3D NAND存储器设计的结构复杂性-这是一个简单的单层结构。

图3：以SEMulator3D建模的单层3D NAND存储单元。

在从2D到3D闪存结构的过渡过程中，由于3D结构需要多层柱蚀刻操作，因此过程复杂性急剧增加。现在，大多数3D NAND存储器堆栈的高度为两层，这增加了顶层到底层未对准的额外担忧。多层3D NAND柱蚀刻的问题和关注点如图4所示。

图4：SEMulator3D输出说明了层未对准和导致的柱蚀刻偏移的问题。

在此图中，我们显示了一个层未对准以及导致的柱蚀刻偏移的示例。这种类型的未对准可能是由工艺可变性引起的，必须将其纳入任何3D NAND工艺开发项目中。从该示例可以看出，层到层对齐在创建强大的多层3D NAND存储单元中起着至关重要的作用。与我们的DRAM示例类似，DoE统计差异研究可以在SEMulator3D中运行，该模型可以对3D NAND多层对准误差建模，并可以采取纠正措施，而无需花费时间和金钱来进行基于晶片的测试。