正12V转负12V电路
本电路采用TPS5340降压芯片。
图1显示了一款精简型降压—升压电路，以及电感上出现的开关
2010-02-21 15:11:18
12601 
单脉冲电压正向峰值保持电路
电路的功能
这是一种保持模拟信号电
2010-05-05 12:02:124827 
本篇主要介绍逻辑互连中的一些具有特殊功能的互连。这些特殊功能包括总线保持、串联阻尼电阻、热插拔等。 1、总线保持(Bus Hold) 假设初始状态为输入端和输出端均为高电平，反馈电路没有电流
2020-12-20 12:02:069615 
二进制中的两个数字0和1称为位(bit, 是二进制数字binary digit的缩写)。在数字电路中，使用两个不同的电平表示这两个位。一般情况下，1 用高电平表示，0用低电平表示，这种逻辑体制称为正逻辑。
2024-02-04 16:54:093034 
各位大侠，现在需要检测保持一个几十ns的脉冲峰值，峰值大概在10mV左右（如果太小可以增大到几百mV），如下图所示。目前看了使用比较器的高速峰值保持电路，请问使用该电路能达到10ns的峰值检测保持吗？器件该怎么选择？或者有没有使用峰值检波IC或者其他的方案可以选择？希望各位指教。
2016-11-01 19:47:06
小弟最近正在搞一个高速窄脉冲峰值保持的电路，信号的上升沿>2ns，峰值在1V到2V之间，根据资料搭出了一个电路，但是峰值保持的电压不对，不知道问题出在哪里。现在问题是上升沿为5ns时，峰值1V
2015-12-15 20:32:20
想要保持探测器输入的窄脉冲信号的峰值，输入脉冲宽度大概10ns，重频几十Hz，要实现峰值保持时间为几毫秒，该使用哪种峰值保持电路设计，电压型峰值保持电路能达到要求吗？
2016-07-28 16:48:45
在网上找到了一个峰值保持LED电平表的图纸，但用万能板做了个就是没能正常工作，如下图，希望哪个高手能指点下图纸有没有错误
2018-02-25 17:26:58
正峰值检波AGC电路
2009-09-11 00:48:43
，下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。 ：TTL和CMOS器件的功能分类按功能进行划分，逻辑器件可以大概分为以下几类： 门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁
2009-04-12 12:03:33
必须要求输入高电平> Vih，输入低电平<Vil，而如果输入电平在阈值上下，也就是Vil～Vih这个区域，电路的输出会处于不稳定状态。对于一般的逻辑电平，以上参数的关系如下
2008-06-24 09:38:52
OPA615
按手册中图48设计电路，hold control端一直接高电平，输入1.5us正脉冲，电容上有600mv的门槛电压，只有当脉冲峰值超过600mv时才能看到脉冲，电压输出端有1v的门槛
2024-08-16 12:17:47
我用opa860芯片做峰值保持电路，输入为10ns的脉冲信号，我在论坛里看到有类似的帖子，并且按照上面的电路原理图用Tina仿真，仿真结果是能够实现峰值保持电路功能的。并且设计了电路板，调试了很久
2024-08-01 07:46:08
PIN模块：如果选择正或负，IOC总是设置为两者。注意：如果使用PLL，系统时钟给出大于推荐值（20MHz）的警告。
2020-05-04 18:19:59
最近做峰值保持电电路，用了一个峰值保持芯片PKD01发现峰值保不住，输出到Vmax后会慢慢下降，我并没有发复位信号。
2014-09-04 08:44:10
电路原理图就是芯片手册里的，仿真用orcad。有几个问题，谢谢指导~
1.输入负脉冲信号，放置二极管1N4148，control端一直接正电压即一直处于跟随状态。保持峰值结果如下图，红色是脉冲
2024-09-10 06:41:11
最近在做一个基于OPA615的峰值检测模块，用的是数据手册上的电路图，但是调试过后，发现有问题：输出的波形形式是正确的，就是在HOLD脚高电平时为采样，低电平时为保持，频率也是和七脚脉冲频率相同
2024-09-12 07:36:02
最近看了不少关了这种电路的图，其中好几个都选择的是有极电解电容但我很奇怪的是，如果选择有极电容时候，就比如右半边来说，到底选择左正右负？还是左负右正呢？因为刚开始时候电流走向是1的线路，也说是需要左
2020-01-23 18:50:38
本帖最后由 gk320830 于 2015-3-9 15:55 编辑
本例中的电路可将负脉冲转换为正脉冲。尽管这个任务看似简单，但负脉冲的幅度为-5V~-2V。按照不同应用要求，正脉冲也需要
2011-10-14 17:19:21
如何将开关的开/断状态转变成Arduino能够读取的高/低电平。解决的办法是通过上 /下拉电阻，按照电路的不同通常又可以分为正逻辑（Positive Logic）和负逻辑（Inverted Logic）两种...
2022-01-17 08:35:42
性，系统电源为负极性。两个电路都利用NPN晶体管将比较器的输出电平偏移VBE (R5 + R4)/R5 ≈ 4.5V (对于单相输出，可以选择单输出比较器)。图3. 该电路把负脉冲输出转换成正脉冲输出
2020-11-23 09:36:51
180°反相，但这个反相并不影响器件的功能。 这是一款简单而快速的电平转换电路，可以将输入时钟调节为适应正、负电压电平。 电平转换电路包括快速切换的晶体管Q1和Q2.用户选择电平转换为高和转换为低
2018-11-29 17:01:56
如图，在multsim上仿真峰值保持电路，用模拟开关控制放电。仿真出来在模拟开关放电结束的时刻，C4上出现负电平，不知道是什么引起的。由于C点出现负电平，反馈到运放1的反向端后会使得B点输出高电平，继而使二极管D1导通，C4又被充电了。搜了很多相关帖子都没看到有人讲过这里的问题。
2019-11-25 19:44:09
我找了一些电路图，仿真结果都不理想。大神们，有做过的吗100M及以下的频率都可以进行峰值保持。
2021-05-25 17:47:46
需要选择一款带宽在2MHz以上、采样率在20MSPS、位数最好是16位的高速ADC,对于有正有负的正弦脉冲信号应选择怎样的ADC进行采样？
2023-12-21 07:40:09
我的峰值保持电路无法保持峰值，有大佬可以帮我看看问题出在哪里了吗。
2025-05-16 10:23:14
这是一款简单而快速的电平转换电路，可以将输入时钟调节为适应正、负电压电平。upg4hw电平转换电路包括快速切换的晶体管Q1和Q2。用户选择电平转换为高和转换为低，这是直流偏置电压，连接到晶体管的射极
2013-09-30 17:02:18
复位引脚保持低电平逻辑以触发MCU复位需要多长时间？
2025-08-21 06:01:41
需要选择一款带宽在2MHz以上、采样率在20MSPS、位数最好是16位的高速ADC,对于有正有负的正弦脉冲信号应选择怎样的ADC进行采样？附件print_26.bmp2.3 MB
2018-10-26 09:33:24
正30~负50db电平表测量仪电路及制作
2009-04-14 10:19:56
4 妙用逻辑电平测试笔电路及制作
2009-04-14 10:24:017 1、门电路2、高低电平与正负逻辑高电平为1，低电平为0称为正逻辑高电平为0，低电平为1称为负逻辑3、分立元件门电路和集成门电路2. 2 二极管和三极管的开
2009-07-15 18:49:290 几种常用逻辑电平电路的特点及应用
几种常用逻辑电平电路的特点及应用
标签/分类：
在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但
2007-08-21 15:34:591804 
正峰值
2008-06-16 20:59:483269 
电压脉冲峰值保持电路
2008-10-20 08:28:214220 
逻辑电平控制25W电灯电路
2009-01-21 01:32:573412 
逻辑电平开关电路如图所示实验台右下方设有8个开关K7～K0，开关拨到“1”位置时开关断开，输出高电平。向下打到“0”位置时开关接通，输出低电平。电路中
2009-03-25 09:29:176749 
负峰值检波器电路图
2009-03-28 09:16:421423 
负峰值检波器原理图
2009-03-28 09:17:061906 
正峰值检波器电路图
2009-03-28 09:24:031619 
正峰值检波AGC电路图
2009-04-01 21:44:131783 
负-正电源逻辑电平转换器电路图
2009-04-02 09:19:431633 
峰值电平指示器电路图
2009-04-02 09:36:222186 
正输入负输出电荷泵电路图
2009-04-03 08:42:471370 
峰值的检测与保持电路图
2009-04-09 09:25:223624 
逻辑电平测量器电路图
2009-04-09 22:07:43948 
逻辑电平测量器电路图
2009-04-09 22:09:17714 
简单的逻辑电平变换电路
2009-04-10 10:08:28811 
低漂移峰值保持电路
2009-04-11 10:45:271320 
数字式峰值取样保持电路
2009-04-11 10:51:131094 
正12v变负8v电路图
2009-04-13 08:58:072460 
正15v变负24v电路图
2009-04-13 08:58:341291 
正变负稳压电源电路图
2009-04-13 08:59:231640 
用运算放大器构成的正、负稳压电源电路图
2009-04-14 10:57:441175 
音响逻辑电平探头电路图
2009-05-19 13:46:38662 
检测高、低电平的逻辑探头电路图
2009-05-19 14:03:531964 
脉冲峰值保持电路图
2009-06-20 11:15:381600 
逻辑电平变换器电路图
2009-07-03 13:08:04734 
正峰值保持电路图
2009-07-15 16:45:361019 
峰值保持2电路图
2009-07-17 11:37:46614 
峰值保持电路图
2009-07-17 11:38:081977 
高速峰值保持电路图
2009-07-17 11:38:311082 
Positive-peak detector正峰值检知器电路:
2009-10-22 09:55:461504 
Negative-peak detector负峰值检知器电路:
2009-10-22 09:56:092051 
正、负双电压输出电路
2009-12-08 08:56:395083 
正的逻辑探针电路,Logic Probe Plus
This project is based on a probe logic states, capable of measuring levels fr
2010-04-11 09:24:332355 
可用于同步检波的正/负极性切换电路
电路的功能
相位正、反相转换电路用于CR充放电振
2010-05-04 11:06:021248 
窄脉冲高速峰值保持电路
电路的功能
“6-6”介绍的峰值保持电路，
2010-05-05 13:55:242168 
3路模拟输入“或”峰值选择电路
电路的功能
本电路是一种输入单极
2010-05-05 15:30:231097 
图中所示是用W611和W616正,负集成稳压器组成的正,负稳压电路的应用电路.当需要正,负两组稳压电源时,可以用W611
2010-10-17 12:49:311943 
为满足能谱分析中多道脉冲幅度分析器A/D转换的要求，设计了一种高速脉冲峰值保持电路。以高速电压比较器LM311、采样/保持芯片LF398作为主要器件，具有幅度判别、波形采样、峰值保
2012-06-28 17:16:15639 逻辑电平设计，个人收集整理了很久的资料，大家根据自己情况，有选择性的下载吧~
2015-10-28 09:25:2444 介绍了一种以采样/ 保持器L F398 芯片为主要器件的峰值保持电路。该电路具有结构简单、调试方便、性能优良等优点可广泛应用于各种脉冲分析系统。
2016-03-16 14:48:35140 摘要 ：本文介绍了一种以采样/ 保持器 L F398 芯片为主要器件的峰值保持电路。该电路具有结构简单、调试方便、性能优良等优点 ，可广泛应用于各种脉冲分析系统。
2017-11-04 10:07:3528647 
介绍常用的几种逻辑电平，然后给出其与光模块的接口电路。 TTL 电路的电平就叫 TTL 电平，CMOS 电路的电平就叫 CMOS 电平。 TTL 集成电路的全名是晶体管-晶体管逻辑集成电路（Transistor-Transistor Logic），标准 TTL 输入高电平最小 2V，输出高电平
2017-11-06 16:50:08100 关键词：SMP04 , 检波电路 如图所示为由SMP04与运放构成的具有保持控制的正、负峰值检波电路。放大器A用于正峰值检波，放大器B用于负峰值检波。假定SMP04内部采样保持开关闭合，当正输入电压
2019-01-28 18:38:012061 峰值电压采样保持电路：峰值电压采样保持电路如图12-50所示。峰值电压采样保持电路南一片采样保持器芯片LF398和一块电压比较器LM311构成。LF398的输出电压和输入电压通过LM3J1进行比较t当U．》Uo时．
2020-01-21 17:21:0017745 
逻辑信号电平测试器电路由五部分组成：输入电路、逻辑状态判断电路、音响电路、发音电路和电源。
2020-03-09 15:25:567298 
常见的单端逻辑电平及电路符号综述
2021-09-10 15:30:021 由于各种逻辑电平的输入、输出电平标准不一致,所需的输入电流、输出驱动电流也不同,为了使不同逻辑电平能够安全、可靠地连接,逻辑电平匹配将是电路设计中必须考虑的问题。
2022-11-10 10:01:5417496 为了精简电路 电器中会用到逻辑电平代替复杂的接线 他们都是如何设计的呢？ CMOS器件与TTL器件 CMOS电平与TTL电平 如何利用MOS管实现双向电平转换 什么是LVDS电平
2022-12-14 11:36:071241 自TTL和5V CMOS成为逻辑电路的主要标准以来，电子设计发生了很大变化。现代电子系统的日益复杂导致逻辑电压降低，这反过来又可能导致系统内逻辑系列的输入和输出电平不兼容。例如，工作在1.8V的数字
2023-03-02 13:55:392805 
峰值检测电路（Peak Detection Circuit）是一种用于测量信号中最大值（正峰值）或最小值（负峰值）的电子电路。这种电路在很多领域都有广泛的应用，以下是峰值检测电路的一些典型使用场景。
2023-06-06 17:22:325523 
峰值检测电路（Peak Detection Circuit）是一种用于测量信号中最大值（正峰值）或最小值（负峰值）的电子电路。
2023-06-13 14:52:029725 这是另一个使用二极管的电路，它工作在输入波形上，但与限波电路不同。箝位电路用于为输入交流信号添加直流电平，并将交流信号的峰值电压（正峰值和负峰值）改变到任何所需的电平。这里的直流电平是指交流信号从正半周期移动到负半周期的0v 点，反之亦然。简单地放置箝位电路可以将整个信号转移到正侧或负侧。
2023-06-15 18:13:242638 
峰值保持电路是用于捕捉变化的输入信号的峰值，是利用记录仪记录峰值的关键电路，其有各种电路结构，分析也相对简单。
2023-10-13 15:08:2517534 
逻辑电平是数字电子系统中的关键概念之一。它决定了信号被认定为高电平还是低电平，并进一步影响着数字电路的正确操作。逻辑电平是用来表示数字信号状态的电压水平。在数字电子系统中，常用的逻辑电平有高电平
2023-11-24 08:20:2013297 
什么是正尖脉冲？什么是负尖脉冲？ 正尖脉冲和负尖脉冲是时间信号中常见的两种形式。它们是一种特殊的脉冲信号，具有较短的持续时间和较高的峰值幅度。 首先，正尖脉冲是一种单极性脉冲信号，其峰值幅度快速上升
2024-02-18 09:43:365271 逻辑电平输出是数字电路中的一个重要概念，它涉及到数字信号的表示和传输。在数字电路中，逻辑电平通常指的是电路中用于表示二进制数字（0和1）的电压水平。逻辑电平输出则是指电路输出端能够提供的逻辑电平
2024-09-20 17:32:572210 峰值检测电路（Peak Detection Circuit），又称为峰值检测器（Peak Detector），是一种用于测量信号波形中最大值（正峰值）或最小值（负峰值）的电子电路。这种电路在信号处理
2024-10-10 16:10:135432 用示波器观测电流时，一个极易踩陷的认知陷阱是：将"正、负峰值之差"直接当作电流的实际大小。 这种理解会彻底混淆"峰峰值"与"电流强度"的本质区别——前者只是描述信号摆幅的标尺，后者才是衡量电流强弱
2025-11-12 13:52:19364 
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