在PCB设计流程中，ERC（电气规则检查）通常针对原理图（Schematic），而针对PCB布局布线后的检查主要是DRC（设计规则检查）。如果您的意思是“如何在PCB设计软件中进行电气连通性和规则检查”，那么实际上是进行DRC（Design Rule Check） 和 连通性检查。以下是详细步骤和说明：
? 核心概念区分：
- ERC（电气规则检查）：在原理图设计阶段进行，检查元件引脚连接逻辑错误（如输出引脚短路、未连接电源等）。
- DRC（设计规则检查）：在PCB布局布线阶段进行，检查物理设计是否符合制造/电气规则（如线宽、间距、孔径等）。
- 连通性检查：验证PCB布线是否与原理图网络完全一致（无断路、多余短路）。
✅ PCB设计阶段的关键检查流程（含操作步骤）：
以下以常用工具为例说明（Altium Designer、KiCad、立创EDA等逻辑类似）：
? 1. 设计规则设置（DRC Rules Setup）
- 进入规则设置界面：
- Altium:
设计 (Design) → 规则 (Rules) - KiCad:
检查 (Inspect) → 设计规则 (Design Rules) - 立创EDA:
顶部菜单 → 设计 → 设计规则
- Altium:
- 设置关键规则：
- 电气规则：线间距（Clearance）、短路（Short-Circuit）、未连接网络（Un-Routed Net）。
- 制造规则：最小线宽、孔径、焊盘与钻孔间距等。
- 高速规则：阻抗控制、差分对间距（如有需要）。
⚡ 2. 运行DRC（设计规则检查）
- 执行检查：
- Altium:
工具 (Tools) → 设计规则检查 (Design Rule Check) → 运行DRC - KiCad:
检查 (Inspect) → 设计规则检查器 (DRC) → 开始检查 - 立创EDA: 右键PCB画布 →
设计规则检查
- Altium:
- 查看报告：
- 软件会标记所有违规点（如间距过小、未布线网络）。
- 按错误列表逐项修改布线或调整规则。
? 3. 连通性检查（Connectivity Verification）
- 确保PCB网络与原理图一致：
- Altium:
工程 (Project) → 验证工程连通性 (Validate Project Connectivity)
（或直接运行DRC中的Un-Routed Net检查） - KiCad:
工具 (Tools) → 检查布线 (Check Layout) → 网络连通性 - 立创EDA: 自动在DRC中包含未连接网络检查。
- Altium:
- 重点检查：
- 所有网络是否100%完成布线（无飞线残留）。
- 是否存在非原理图引入的短路（如不同网络意外相连）。
? 4. 高级检查（可选）
- 信号完整性分析（高速设计）：
- 检查反射、串扰（需设置叠层阻抗）。
- 电源完整性分析：
- 评估电源网络压降、电流密度（如Altium的PDN Analyzer）。
- 3D模型碰撞检查：
- 确认元件高度无冲突（Altium/KiCad支持3D视图旋转检查）。
?️ 常见问题及解决方案：
| 错误类型 | 可能原因 | 解决方法 |
|---|---|---|
| 未布线网络 | 遗漏走线或未放置过孔 | 补全布线，检查原理图网络名一致性 |
| 间距违规 | 走线/焊盘距离小于规则值 | 调整走线路径或放宽规则 |
| 短路 | 不同网络铜皮重叠 | 移除多余铜皮，隔离网络 |
| 电源载流不足 | 电源线宽过窄 | 加粗布线或铺铜 |
? 最佳实践建议：
- 分层检查：先解决DRC错误（断路/短路），再优化布局。
- 规则优先级：
- 电气规则（间距、短路）> 制造规则 > 高速规则。
- 利用对比功能：
- 在Altium/KiCad中对比
*.NET文件（原理图与PCB网络表一致性）。
- 在Altium/KiCad中对比
- 团队协作：
- 使用Git或Altium 365管理版本，避免多人修改冲突。
⚠️ 关键提醒：DRC通过仅代表符合规则，仍需人工检查关键路径（如电源分割、高速信号参考层连续性）。
通过以上步骤，可系统化排除PCB设计中的电气与物理缺陷，确保设计可制造、可量产。建议每次布局修改后重新运行DRC，养成“设计-检查-修正”的闭环习惯。
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pcb布线后怎么检查
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本帖最后由 郑振宇altium 于 2019-11-19 14:43 编辑 我们在设计完原理图后到设计PCB之前，我们可以利用软件自带的ERC功能对一些常规的电气性能进行检查，可以去避免一些
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2019-09-02 14:03:14
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