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Versal 产品组合基于台积电（TSMC）的 7 nm FinFET 工艺技术，是第一个将软件可编程性与特定领域硬件加速和灵活应变能力相结合的平台，这对于跟上当今快速的创新步伐至关重要。

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使用QEMU启动Versal VCK190 ACAP

本文涵盖了有关使用 PetaLinux 命令行来对 Versal™ ACAP 的 PetaLinux BSP 运行 QEMU 的信息

2023-07-07 标签：仿真器开源 qemu 1.3k 0

Versal:JTAG TDO

本文则着重探讨 JTAG TDO 用例

2023-07-07 标签：寄存器 JTAG 指令 1.3k 0

Versal Advanced IO Wizard-部分配置存在时序收敛问题

在Versal Advanced IO Wizard中，所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间

2023-07-07 标签：接口 pll 时序 1.1k 0

Vivado 202x-Versal时钟校准去歪斜的时序问题

使用“时钟校准去歪斜”时，在 Vivado 中会显示下列消息以指明是否启用该功能特性

2023-07-07 标签：时钟 Vivado Versal 1.3k 0

Versal ACAP DDRMC-DDR4、LPDDR4和LPDDR4X外部参考时钟设计指南

本文旨在呈现使用 DDR4、LPDDR4 或 LPDDR4X 存储器控制器的 Versal ACAP 器件的外部参考时钟电路要求

2023-07-10 标签：仿真 DDR4 时钟设计 2.7k 0

Versal Premium SysMon：如何在辅助SLR中对SysMon寄存器进行寻址

要在辅助 SLR 中启用对 Sysmon 寄存器空间的访问，须在 CIPS 和 NOC GUI 执行多个步骤

2023-07-10 标签：寄存器接口 Versal 906 0

Versal System Monitor(Sysmon)：过热告警行为

在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明

2023-07-10 标签：Xilinx GUI Versal 1.3k 0

在Versal VCK190评估套件上使用器件固件升级(DFU)执行USB辅助启动模式测试

本文将演示如何在 Versal AI Core 系列 VCK190 评估套件上从 USB 辅助启动模式启动 Linux

2023-07-10 标签：usb Linux JTAG 1.9k 0

Versal GTY/GTYP：使用PRBS生成器和检查器

本文涵盖了在 Versal GTY 和 GTYP 中使用模式生成器和检查器时对以下操作的限制

2023-07-10 标签：Xilinx 生成器检查器 2.1k 0

如何在Advanced IO Wizard(XPHY)中使用XPIO_VREF

SelectIO架构手册 AM010 描述了如何使用 XPIO_VREF原语来调整 Internal Vref

2023-07-11 标签：接口 RTL Versal 1.2k 0

如何在IP集成器中将单工TX/RX核合并到多个Quad

要为 Versal 的多个 Quad 创建收发器设置，建议从 Transceiver Bridge IP 开始，在其中选择所需的设置，然后交由 Viva...

2023-06-09 标签：收发器 Xilinx Quad 1.6k 0

Versal HBM系列外部参考时钟设计指南文章

Versal HBM 栈可通过内部 HSM0 参考时钟来进行时钟设置，此参考时钟是由 CIPS 或外部时钟源生成的。

2023-06-05 标签：时钟 NoC AXI 1.9k 0

Versal CPM AXI Bridge模式的地址转换

Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 CPM（The integrated block fo...

2023-05-10 标签：amd Xilinx Bridge 3.6k 0

Versal GTY仿真:初始化,复位和速率变更

本篇博文侧重于提供 Versal GTY 仿真示例、演示 GTY 如何解复位以及如何执行速率变更。

2022-11-23 标签：收发器控制器仿真 2.2k 0

在Versal中通过NoC从PS-APU对AXI BRAM执行基本读写操作

本篇博文旨在演示如何通过 NoC 从 Versal 应用处理单元 (APU) 访问 AXI BRAM。

2022-11-09 标签：NoC AXI Versal 1.3k 0

Vitis 2022.2 ACAP 设计流程强化

在这个新版本中，AI 引擎相对约束提供了在 AI 引擎内控制内核相对布局的途径。这有利于用户从 AI 引擎阵列获得更高性能和更充分的利用率。可以将约束定...

2022-11-02 标签：AI 编译器 Versal 766 0

异构平台设计方法探索赛灵思Versal ACAP设计方法论

身处智能时代，科技发展日新月异，伴随数据中心、有线网络、5G 无线和汽车等愈加丰富的场景，相应的技术与功能也正经历飞速迭代，因此，单一计算架构已难以应对...

2022-08-02 标签：赛灵思异构平台 Versal 1.4k 0

如何在Versal平台实现两个PS I2C控制器的回环

I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作，当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备，我们就无法进行 I...

2022-08-02 标签：控制器 I2C Versal 1k 0

DDR4/LPDDR4硬核控制器I/O plannin的设计和实现

在Versal新一代ACAP器件上，除了延续之前Ultrascale/Ultrascale+系列器件上已有的DDR4 IP之外，还配置了最新的DDR4/...

2022-07-06 标签：控制器 DDR4 LPDDR4 6k 0

Versal PCIe仿真例子工程介绍

PCIe 仿真需要Endpoint 模型和Root Port 模型协同工作。用户一般可以采用购买BFM/VIP 来模拟对端模型也可以自己设计对端模型，更...

2022-06-08 标签：Xilinx 仿真 PCIe 2.3k 0

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