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Verilog中跨模块调用的两种不同方式的优缺点讨论

在TB当中，直接对DUT(Design under Test)的信号进行读写是很常见的操作。

2023-06-20 标签：计数器 Verilog语言 DUT 1.9k 0

简易FM信号调制的FPGA实现过程讲解

AM是幅度调制，因此只需要将基带信号与载波信号相乘；FM是频率调制，以频率的变化来表示基带信号。

2023-06-20 标签：fpga DDS 乘法器 3k 0

三段式状态机编写问题及三段式状态机各部分功能分析

在 Verilog的江湖里，流传着一段，两段，三段式状态机的传说。它们各有优劣，本文就书写三段式状态机的错误原因进行探寻。

2023-06-20 标签：锁存器时序逻辑电路状态机 6.2k 0

FPGA在线调试信号被优化原因分析及防止优化方法总结

而我们常常会使用代码中的信号名来抓取信号，后期布局布线阶段，无法找到对应的电路信号，可能会导致无法抓取信号或者布局布线失败。

2023-06-20 标签：fpga 计数器状态机 3.4k 0

为什么要同时存在m_sequencer和p_sequencer他们两个？

在构建复杂的sequence序列的时候，我们经常会用到m_sequencer和p_sequencer，并且在很多资料中都提到两者实际指向的是同一个对象，...

2023-06-19 标签：UVM Verilog语言 2.9k 0

优秀的Verilog/FPGA开源项目-MATH库介绍

数字信号处理（ Digital Signal Processing)技术广泛地应用于通信与信息系统、信号与信息处理、自动控制、雷达、军事、航空航天、医...

2023-06-19 标签：dsp fpga 数字信号处理器 2.2k 0

Verilog基本语法之数据类型

数据类型是用来表示数字电路中的数据存储和传送单元

2023-06-18 标签：寄存器 ROM RAM 4.1k 0

m序列的verilog实现以及使能信号解决跨时终域问题

根据《通信原理》一书可知，m序列是最长线性反馈移位寄存器的简称，它产生的伪随机序列的周期与其反馈移存器级数有关;

2023-06-16 标签：FPGA设计移位寄存器 BPSK 3.6k 0

Verilog实现讲解

写verilog第一步肯定需要将输入输出端口，常量等信息补齐全；

2023-06-16 标签：寄存器 VCS 状态机 1.1k 0

配置芯片寄存器的SPI通信协议的verilog实现

最近正在调试一个芯片的评估板，其中配置寄存器使用的是SPI通信协议。其实很多芯片寄存器的配置都用到了SPI通信协议，我们今天就需要实现这个SPI通信协议。

2023-06-16 标签：寄存器状态机 SPI通信 3.1k 0

Systemverilog中的Driving Strength讲解

在systemverilog中，net用于对电路中连线进行建模，driving strength(驱动强度)可以让net变量值的建模更加精确。

2023-06-14 标签：驱动器仿真器 Verilog语言 2.4k 0

聊聊形式验证中的SVA

SVA，即SystemVerilog Assertion，在simulation和Formal都有极为广泛的应用，这里介绍一些基本的概念和常用的语法。

2023-06-14 标签：SVA Verilog语言 DUT 3.5k 0

谈谈UVM代码生成器的优点及开发使用时需要注意的问题

毋庸置疑，UVM大大提高了我们开发验证平台的效率。但同时，熟练掌握UVM搭建验证平台也并不是一件容易的事情。

2023-05-20 标签：寄存器 UVM 代码生成器 2.5k 0

列举一下有趣的Systemverilog数组约束示例

上面是最先想到的写法，但是会报错，因为SV约束语法不允许使用size()或任何其他随机值作为索引。

2023-05-04 标签：Verilog语言 1.8k 0

数字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一种，但比简单的输入、输出或输入输出端口的功能更多。

2023-04-28 标签：时钟发生器 RTL UVM 4.1k 0

简单总结一下Verilog在设计时的不方便地方

Verilog始于20世纪80年代初，是一家名为Gateway Design Automation的公司的专有硬件描述语言（HDL）。最初的Verilo...

2023-04-27 标签：fpga VHDL语言锁存器 1.4k 0

不同的Verilog代码功耗与面积(PPA)差距能有多大？

ISP模块中的同样功能，两份代码，仿真功能都是OK的，区别是多打了一拍。

2023-04-26 标签：Verilog RTL Verilog语言 3.2k 0

介绍调试Debug过程中常用的方法和技巧

调试应该说是任何一个工程师解决问题的必备技能，对于芯片验证工程师来说更是如此。

2023-04-04 标签：Linux系统 RTL python 4.8k 0

SystemVerilog构建大型电路

构建一个从 0 到 999（含）计数的计数器，周期为 1000 个周期。复位输入是同步的，应该将计数器复位为 0。

2023-03-09 标签：计数器时序电路状态机 2.2k 0

ChatGPT在后端设计中有什么应用？

本以为ChatGPT对于IC后端设计帮助应该不大，毕竟它非常依赖EDA工具，它对于EDA工具这种非常专业的、非常Custom的东西了解和训练的数据应该不...

2023-03-07 标签：EDA工具 Verilog语言 VHDL源码 2.2k 0

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