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UVM是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。

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uvm技术

UVM Transaction-Level Modeling (TLM)概述

验证生产力的关键之一是在一个合适的抽象级别上考虑验证问题。也就是说，在验证DUT时应该创建一个支持适当抽象级别的验证环境。

2023-05-22 标签：RTL UVM TLM 1.4k 0

谈谈UVM代码生成器的优点及开发使用时需要注意的问题

毋庸置疑，UVM大大提高了我们开发验证平台的效率。但同时，熟练掌握UVM搭建验证平台也并不是一件容易的事情。

2023-05-20 标签：寄存器 UVM 代码生成器 2.5k 0

Easier UVM Code Generator Part 2:添加用户定义的代码

在本文中，我们将进一步实现monitor和coverage collector components，以便在仿真期间收集功能覆盖信息。

2023-05-20 标签：UVM 生成器 DUT 1.5k 0

Easier UVM Code Generator Part 1: 运行仿真

在运行uvm代码生成器后，我们现在可以开始运行仿真。同样，我们将命令行放入脚本文件中

2023-05-19 标签：仿真器 UVM 生成器 1.3k 0

RAL寄存器模型操作图鉴

寄存器模型操作，指的是通过寄存器模型对RTL中寄存器进行读写访问，或者同步寄存器模型与RTL中寄存器的值。

2023-05-17 标签：寄存器 RTL UVM 1.9k 0

个性化地定制自己的uvm代码生成器模板和脚本

使用uvm代码生成器创建基本的uvm验证环境框架，然后丢弃代码生成器模板并扩展和维护生成出来的代码。尽管uvm代码生成器仅在项目的初始阶段使用，然后被丢...

2023-05-14 标签：UVM 代码生成器 3.2k 0

VCS/XRUN如何创建一个非UVM的简单仿真环境？

设计码完代码后，有时候想简单调试一下基本的通路，此时还没有验证资源进来，可以仿照modesim仿真的方法，创建一个.v/.sv的顶层，里面例化DUT，里...

2023-05-12 标签：仿真 UVM VCS 4.9k 0

看看这个"UVM陷阱"，你是不是也遇到过

设计一个run函数用于处理某些业务逻辑，并在UVC的main_phase中调用。看似简单的逻辑，运行仿真后得到如下的信息：

2023-05-08 标签：函数 UVM 1k 0

如何设计和构建Testbench呢？

Testbench是几乎所有做动态仿真验证的工程师都要面对的问题，可能是需要设计，或者开发，又或者是维护，总有很多事情要在这上面折腾。

2023-05-08 标签：UVM python 芯片验证 1.4k 0

参数化RTL的验证思路

参数化的代码需要在灵活性和复杂性之间做出平衡，而且高度参数化代码的验证是一个非常具有挑战性的工作。

2023-05-05 标签：RTL UVM SVA 2.7k 0

介绍一个通过GUI方式自动生成UVM环境的工具

工具来源于DVCon US 2022的一篇论文：Novel GUI Based UVM Test Bench Template Builder。

2023-05-04 标签：UVM VCS GUI 2.3k 0

数字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一种，但比简单的输入、输出或输入输出端口的功能更多。

2023-04-28 标签：时钟发生器 RTL UVM 4.1k 0

如何配置sequence的仲裁算法和优先级？

在UVM中，多个sequence可以同时被绑定到相同的sequencer并启动。这种测试场景在实际中是存在的，比如在模拟同一个总线master口上的不同...

2023-04-27 标签：处理器控制器 UVM 2.3k 0

UVM验证环境启动时及运行时的控制方案

话说螺蛳壳里做道场，UVM推出这么多年以来每年DVCon会议上总还是有人分享他们基于UVM package做的一些改动，使其能够更适合项目的要求。

2023-04-13 标签：处理器 UVM VCS 2.9k 0

看看使用芯片验证随机带来的六宗罪

以前看到不少验证技术书籍都在说验证环境中随机怎么怎么好，然后为了随机，UVM,SV 提供了什么什么支持。

2023-04-10 标签：RTL UVM 1.3k 0

受约束随机验证的效果真的比直接用例测试好吗？

当介绍uvm验证时大家肯定都看过上面类似的图片，以展示受约束的随机验证相比直接用例测试如何具有先进性。

2023-04-10 标签：UVM PASS开关 1.4k 0

盘点UVM不同机制的调试功能

基于UVM搭建验证环境和构造验证激励，调试的工作总是绕不开的。实际上，对验证环境和激励的调试，往往伴随着验证阶段的前半程，并且会花掉验证工程师很多时间和精力。

2023-04-06 标签：Verilog UVM 2.3k 0

UVM中的utility宏

UVM中所有的对象都应该在factory 中注册， utility 宏就是用于将对象注册到工厂的。

2023-03-30 标签：函数 UVM 类对象 1.5k 0

SystemVerilog中线程常用的精细化控制方法

在计算机中存在进程和线程的概念，其中进程是并发执行的程序在执行过程中分配和管理资源的基本单位，线程是进程的一个执行单元，是比进程还要小的独立运行的基本单...

2023-03-27 标签：计算机 Verilog UVM 2k 0

一种智能网卡的形式验证流程

最后从错误状态中恢复（restore）到一个可知状态，在人为较少介入的情况下，还能够继续处理后续的数据包。

2023-03-25 标签：UVM 智能网卡 NIC 1.6k 0

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