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铿腾电子科技有限公司（Cadence Design Systems, Inc； NASDAQ：CDNS）是一个专门从事电子设计自动化（EDA）的软件公司，由SDA Systems和ECAD两家公司于1988年兼并而成。是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导体、计算机系统、网络工程和电信设备、消费电子产品以及其它各类型电子产品的设计。

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cadence技术

用cadence导出一个蓝色的图纸!怎么做？

那这怎么跟cadence扯上关系了，打印出蓝色的图纸和真正的硫酸纸并不是一个效果的啊，额……，其实是这个样子的，甲方要这种蓝图存档用，但是呢大家都知道这...

2018-05-09 标签：cadence 工艺流程 7.9k 0

Cadence® Sigrity™ 2017 OptimizePI™ QIR2 版本中的新增功能

目标阻抗检查是评判PDN性能pass/fail的极好指标。除了已经执行的连续曲线检查之外，OptimizePI还增加了在特定频率点报告阻抗结果的功能。这...

2018-04-28 标签：Cadence 去耦电容 7.3k 0

Cadence PowerSI中新的曲线计算选项及应用

增添了新的S2RLGC功能，通用RLGC，可用于常规S参数的处理。新功能可以作用于多端口数据（例如，从单一源到多个负载）。新的GUI允许您指定哪些端口是...

2018-04-25 标签：Cadence PowerSI 1.0万 0

Allegro中的文件类型后缀汇总

Allegro根据不同性质功能的文件类型保存不同的文件后缀 allegro安装后自带的库文件路径是:C:/Cadence/SPB_15.5/share/...

2018-04-25 标签：Cadence PCB设计 Allegro 7.6k 0

一文读懂Cadence® Sigrity™产品QIR2 新增功能

本节介绍Cadence® Sigrity™ 2017 QIR2版本中XtractIM™的新增功能。在该版本中，去耦电容的引脚信息被添加到由XtractI...

2018-04-20 标签：Cadence SPICE 7.6k 0

如何解决ALLEGRO16.2出现的“changes not saved, cannot update the env file”问题

运行Cadence16.2的Allegro PCB Editor时，在Setep→Use Preferences时出现以下提示对话框：No match...

2018-07-15 标签：Cadence PCB设计可制造性设计 1.7万 0

cadence布线过程中生成光绘文件中断怎么办

看下图，我在设置top布线层的时候，选择了boundary这个选项中的top，结果就会在电路版中，显示删除孤岛的边界，然后再gerber设置里面，mat...

2018-04-24 标签：cadence 光绘文件 2.4k 0

cadence allegro16.3常见问题解答

不小心按了Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地...

2018-04-11 标签：cadence PCB设计 allegro 2.0万 0

AD PCB封装转Allegro封装或者AD PCB转Allegro PCB

AD封装转ALLEGRO封装时，要把所有封装放到一张PCB上或者分批次的放到PCB上，把PCB转成ALLEGRO格式的，然后再用ALLEGRO导出PCB封装

2018-04-05 标签：PCB AD cadence 5.2万 0

从Cadence到Altium Designer的转换,为何设计中面临越来越多挑战

本篇文章主要介绍了PCB项目在不同开发平台之间进行转换的相关信息。Altium Designer 对基于不同开发平台开发的PCB项目都可以进行无缝转换，...

2018-02-28 标签：电子工程师 Altium Cadence 1.7万 0

Cadence如何建立PCB？Cadence建立PCB步骤详解

Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、...

2018-02-07 标签：pcb cadence allegro 2.8万 0

Cadence常见文件格式有哪些

Allegro 拥有完善的 Constraint 设定，用户只须按要求设定好布线规则，在布线中消除所有 DRC 就可以达到布线的设计要求，从而节约了烦...

2018-02-07 标签：cadence allegro 2.3万 0

allegro快速设置栅格点方法步骤介绍

约束驱动的Allegro流程包括高级功能用于设计捕捉、信号完整性和物理实现。由于它还得到Cadence Encounter与Virtuoso平台的支持，...

2018-02-07 标签：pcb cadence PCB设计 3.1万 0

cadence布线设置/cadence pcb如何布线

其功能可缩短布线时间，并加速产品更早的上市，强大的基于形状的走线推挤功能带来了高生产效率的互联环境，同时可实时地显示长度和时序容限，动态铺铜功能提供了在...

2018-02-07 标签：pcb cadence 2.0万 0

cadence allegro 16.6

本文为大家带来cadence allegro pcb layout详细教程。

2018-02-07 标签：pcb cadence PCB设计 5.4万 0

Cadence-V16.5-安装说明及具体步骤图解

由于skill 语言提供编程接口甚至与C 语言的接口，所以可以以Cadence 为平台进行扩展用户，还可以开发自己的基于Cadence 的工具。实际上整...

2018-02-07 标签：cadence 仿真 eda 1.9万 1

Cadence小技巧：利用lib功能免除新ADE的设置

Cadence小技巧有很多，今天就来介绍一种利用lib功能免除新ADE的设置的办法。详细的内容请看文章。

2018-02-18 标签：cadence ade 9k 0

DDR布线规则及一些布线过程总结

多年前，无线时代（Beamsky）发布了一篇文章关于DDR布线指导的一篇文章，当时在网络上很受欢迎，有很多同

2017-10-16 标签：ddr cadence 布线 3.9万 1

Cadence发布业界首款已通过产品流片验证的Xcelium并行仿真平台

2017年3月1日，上海——楷登电子（美国 Cadence 公司，NASDAQ： CDNS）今日发布业界首款已通过产品流片的第三代并行仿真平台Xceli...

2017-03-01 标签：Cadence 仿真 Xcelium 5.3k 0

应对复杂SoC设计，Cadence发布Tempus时序Signoff解决方案

Cadence益华电脑总裁兼执行长陈立武表示：“在当今复杂SoC上达成设计收敛还要满足上市时间要求，堪称为一项艰巨的挑战。我们开发了Tempus时序si...

2013-05-27 标签：处理器 IC 德州仪器 2.5k 0

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