二进制到格雷码转换的Verilog HDL源代码

　　电子发烧友网核心提示：本例程是Verilog HDL源代码：关于基本组合逻辑功能中二进制到格雷码转换的功能实现源代码。注意：程序运行在不同软件平台可能要作一些修改，请注意阅读程序中的注释。

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// DESCRIPTION   :  Bin to gray converter
//                  Input (DATA_IN) width : 4
//                  Enable (EN) active : high
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module BIN2GARY (EN ,DATA_IN ,DATA_OUT );

input EN ;

input [3:0] DATA_IN ;

output [3:0] DATA_OUT ;

assign DATA_OUT [0] = (DATA_IN [0] ^ DATA_IN [1] ) && EN ;
assign DATA_OUT [1] = (DATA_IN [1] ^ DATA_IN [2] ) && EN ;
assign DATA_OUT [2] = (DATA_IN [2] ^ DATA_IN [3] ) && EN ;
assign DATA_OUT [3] = DATA_IN [3] && EN ;
endmodule