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      FPGA之家

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      有人希望能谈谈在做FPGA设计的时候，如何理解和使用过约束。我就以个人的经验谈谈： 什么是过约束； ....
      的头像 FPGA之家 发表于 03-29 11:56 •7162次阅读
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      的头像 FPGA之家 发表于 03-29 11:50 •3983次阅读

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      的头像 FPGA之家 发表于 03-29 11:40 •2973次阅读
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      引言：传输介质的选择，无论是PCB材料还是电缆类型，都会对系统性能产生很大的影响。尽管任何传输介质在....
      的头像 FPGA之家 发表于 03-22 11:11 •2388次阅读
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      如何让自己创建的tcp协议栈为其他应用程序提供网络服务？

      一般来说，使用套接字进行网络编程时，默认使用linux内核提供的网络服务。但是，现在我们自己在用户空....
      的头像 FPGA之家 发表于 03-22 11:07 •2641次阅读

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      引言：传输线沿其长度定义并控制特性阻抗。然而，它们接口的三维结构在信号路径上没有容易定义的或恒定的阻....
      的头像 FPGA之家 发表于 03-22 11:00 •2301次阅读
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      的头像 FPGA之家 发表于 03-22 10:44 •9390次阅读

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      的头像 FPGA之家 发表于 03-22 10:33 •2795次阅读

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      前年，发表了一篇文章《VCS独立仿真Vivado IP核的一些方法总结》（链接在参考资料1），里面简....
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      的头像 FPGA之家 发表于 03-22 10:01 •1931次阅读
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      Verilog比较方便的一个特点就是数据的截取和拼接功能了，截取使用方括号［］，拼接使用大括号{}。
      的头像 FPGA之家 发表于 03-21 10:01 •4135次阅读
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