ispClock5400D评估板：开启时钟分配设计新征程

在电子设计领域，时钟分配是一个至关重要的环节，它直接影响着系统的性能和稳定性。Lattice Semiconductor的ispClock5400D评估板为工程师们提供了一个便捷且强大的平台，用于评估和设计时钟分配应用。今天，我们就来深入了解一下这个评估板。

文件下载：PACCLK5406D-S-EVN.pdf

评估板简介

ispClock5400D评估板是一款易于使用的平台，主要用于评估和设计ispClock5406D系统可编程差分时钟分配设备。它既可以独立使用，以评估ispClock5406D设备的性能和系统可编程性，也可以作为LatticeECP3™ FPGA评估板的配套板和时钟源，如LatticeECP3串行协议板和LatticeECP3视频协议板。

ispClock5406D设备特性

该评估板的核心是ispClock5406D设备，它提供了系统可编程的零延迟通用扇出缓冲器，适用于时钟分配应用。这是一款6输出的时钟分配IC，差分超低偏斜输出按每组两个银行进行组织。每个银行可以独立配置，以支持不同的I/O标准（如LVDS、LVPECL、HSTL、SSTL、HCSL和MLVDS）和输出频率。此外，每个输出都提供独立的相位和时间偏斜可编程控制，所有配置信息都存储在片上的非易失性E2CMOS®内存中。

ispClock5406D设备使用片上低抖动高性能锁相环（PLL），从输入到输出提供极低的传播延迟（零延迟）。一组四个固定分频器可用于生成从PLL时钟派生的四个频率，这些分频器仅设计为2的幂（2、4、8和16）。任何V分频器的时钟输出都可以通过输出路由矩阵路由到任何时钟输出对，输出路由矩阵还支持将参考时钟输入直接路由到任何输出。

评估板特性

硬件组件

评估板的包装中包含了丰富的组件，为工程师提供了完整的开发环境。其中包括：

• ispClock5400D评估板：板上具有ispClock5406D可编程时钟、晶体振荡器电路、CAN振荡器电路焊盘、电阻网络、SMA连接器、电源插孔以及测试和JTAG接口头。
• 预加载的基础演示：包含一个预加载的演示设计，突出了ispClock5406D设备的关键性能特性。
• Lattice ispDOWNLOAD™电缆（HW - USBN - 2A）：为ispClock5406D设备的系统编程提供硬件连接。
• 用户指南：提供了关于供电、连接实验室设备以及将评估板用作各种Lattice FPGA评估板时钟源的信息，还包含演示操作、评估板各部分的顶层功能描述、板上连接器和开关的描述以及完整的原理图。
• 快速启动指南：提供了连接评估板和运行预加载评估演示的信息。

软件和硬件要求

在开始为ispClock5400D评估板开发设计之前，需要安装特定的软件，如PAC - Designer® 5.2（支持ispClock5406D），可选的ispLEVER®/Pro（支持LatticeECP3）和ispVM™ System 17.5。同时，为了进行评估和演示，还需要一些硬件，如四条匹配的SMA电缆（SMA - to - BNC，长度为6英寸到3英尺）、ESD带或适当的ESD测试环境、ispClock5400D评估板、Lattice ispDOWNLOAD电缆、5V直流输出的交流壁式适配器，以及可选的LatticeECP3串行协议板、LatticeECP3视频协议板、BERT分析仪、Agilent 8133A时钟发生器和4通道高速示波器。

演示设计

评估板包含三个演示，展示了ispClock5406D在时钟分配应用中的关键应用：

• ispClock5406D基础演示：预编程的基础演示，展示了ispClock5406D的低抖动、时间/相位偏斜输出控制和I2C接口等特性。
• 周期抖动测量：演示如何使用信号完整性分析仪连接和测量ispClock5400D的周期抖动性能。
• SERDES参考时钟：与LatticeECP3串行协议或I/O协议板共同演示。
• 视频参考时钟：与LatticeECP3视频协议板共同演示。

基础演示操作

基础演示需要设置ispClock5400D评估板硬件和测试设备，以展示ispClock5406D设备的关键特性，包括调整偏斜和频率、可编程频率、时间和相位延迟、复位功能以及通过板上I2C总线接口对内部寄存器的全动态控制。

时钟输出监控

要监控评估板的Bank 0和Bank2时钟输出，可按以下步骤操作：

1. 完成编程电缆的设置并为评估板供电。
2. 设置DIP开关SW1的3和4为ON，其他开关为OFF，此时蓝色LOCK LED亮起，表示片上PLL稳定并锁定到参考时钟。
3. 启动PAC - Designer，打开Base_Demo_CLK5406D.PAC项目并保存为新修订版本。
4. 选择查看ispCLK输出摘要，默认演示将监控由BANK_0和BANK_2驱动的LVDS输出。
5. 如果评估板尚未用演示项目编程，按下工具栏上的下载图标，更新JEDEC编程文件。
6. 将高速示波器探头连接到BANK0 P、N和BANK2 P、N的SMA插座，设置示波器输入通道为50欧姆终端。

修改时钟时间偏斜

为了消除输出BANK_0和BANK_2之间由于设备和电缆寄生引起的固有偏斜，可以按以下步骤修改时钟时间偏斜：

1. 调整示波器仅显示BANK0_P和BANK2_P信号，重叠信号以比较相对偏斜。
2. 在PAC - Designer中选择工具 > 设计实用程序，打开ispPAC - CLK54_Skew_Editor.exe。
3. 使用鼠标拖动Bank 2时间波形的上升沿，调整时间偏斜。
4. 点击写入原理图按钮，更新项目的时间偏斜设置。
5. 按下工具栏上的下载图标，更新JEDEC编程文件。

反转时钟输出

要反转ispClock5406D的输出，可以按以下步骤操作：

1. 在PAC - Designer原理图视图中，双击BANK_2 + /BANK_2 - 输出块。
2. 在对话框中选择Inverted = Yes，更新项目的输出设置。
3. 按下工具栏上的下载图标，更新JEDEC编程文件。

修改时钟相位偏斜

修改时钟相位偏斜的步骤如下：

1. 在PAC - Designer中选择编辑 > 符号，打开相位偏斜管理器。
2. 选择适当的选项，如Skew Step = Fine，BANK_2 Phase Skew = 4PUD。
3. 按下工具栏上的下载图标，更新JEDEC编程文件。

修改参考时钟源输入

评估板提供100 MHz（REFA）和156.25 MHz（REFB）参考时钟源，可以通过ispClock5406D用户可编程控制和状态USER引脚调整片上REFSEL信号，选择不同的参考时钟源。

通过I2C总线接口进行系统更改

I2C接口允许对ispClock5406D设备的许多参数进行覆盖，并对几乎所有相位、时间、参考和频率设置进行系统更改。设置I2C ispDOWNLOAD电缆接口后，可以通过I2C实用程序对输出进行系统更改，如调整时间偏斜、相位偏斜等。还可以通过I2C接口对ispClock5406D设备进行软复位和全复位操作。

周期抖动测量

要进行周期抖动测量，需要设置ispClock5400D评估板硬件和Wavecrest（Gigamax）SIA3000D分析仪。具体步骤包括对SIA - 3000D进行扩展定时器校准，设置时钟分析工具进行周期抖动测量，以及对评估板进行相应的设置和编程。

SERDES和视频时钟源演示

ispClock5406D可以作为LatticeECP3串行协议板和视频协议板的时钟源，提供低抖动的时钟信号。相关文档AN6081详细描述了其在XAUI应用和270 MHz SDI视频应用中的低抖动性能特性。

编程与设置

下载演示设计

可以从Lattice网站的ispClock5400D评估板网页下载演示设计的源文件和编程文件，并将其提取到硬盘的可访问位置。

导出JEDEC编程文件

使用PAC - Designer软件可以重新导出任何ispClock5406D演示项目的JEDEC编程文件，具体步骤包括安装和授权PAC - Designer软件，下载演示源文件，打开项目文件，选择导出Jedec文件并指定保存位置。

使用PAC - Designer编程

要将ispClock5406D恢复到工厂设置或加载替代演示设计，可以使用PAC - Designer软件对评估板进行重新编程。编程过程包括连接编程电缆和电源，设置编程电缆接口，打开项目文件并下载编程文件。

评估板详细特性

DIP开关

评估板提供一个8位置DIP开关（SW1），用于常见的调整，可大致分为参考振荡器控制、PLL控制、输出使能和VCCO控制四个部分。

输入/输出连接

评估板采用从SMA连接器到匹配的50欧姆微带传输线的锥形过渡，所有输出传输线的长度与感测信号（REFA、REFB和FEEDBACK）相匹配，以支持准确的定时测量。J16头提供了对ispClock5406D关键控制和监控引脚的访问。

板外时钟连接

可以通过连接到REFB_P（J2）SMA连接器使用板外CMOS时钟，使用CMOS参考时钟时，需要对负差分输入进行偏置。也可以通过移动零欧姆电阻并连接外部差分时钟源来驱动ispClock5406D。

板上终端

评估板支持多种板上终端方案，不同的输出模式（如LVDS、MLVDS、LVPECL、SSTL、eHSTL/HSTL、HCSL）需要不同的终端配置。

电源供应连接

评估板由一个能够提供一安培或更多电流的12V至5V电源供电，可以通过J13的2.5mm同轴电源插头或J11和J12的香蕉插头供电。板上的电源经过调节，为VCCD、VCCA和VCCJ提供3.3V电源，另一个可调调节器为银行3和5提供VCCO。

故障排除与环境要求

在使用PAC - Designer 5.2时，ispClock5406D I2C实用程序的PLL控制对话框可能会出现显示问题，可以通过重命名相关文件来解决。评估板的存储温度应在 - 40°C至100°C之间，推荐的工作温度为0°C至55°C，并且需要进行适当的防静电处理。

总结

ispClock5400D评估板为电子工程师提供了一个全面的平台，用于评估和设计时钟分配应用。通过丰富的演示设计和详细的操作指南，工程师可以深入了解ispClock5406D设备的特性和功能，实现高性能的时钟分配设计。你在使用类似评估板的过程中遇到过哪些有趣的问题或挑战呢？欢迎在评论区分享你的经验。