抬升源漏技术如何拯救纳米尺度晶体管

文章来源：半导体与物理

原文作者：jjfly686

本文主要介绍抬升源漏技术如何拯救纳米尺度晶体管。

在芯片尺寸持续缩小的竞赛中，晶体管工程师们遇到了一道难以逾越的鸿沟：源漏区越做越浅，接触电阻却越来越大。这就好比一根很细的吸管伸入一杯很浅的饮料中，即使饮料很多，吸管也吸不到足够的水。当沟道长度缩到几十纳米以下时，外部串联电阻逐渐成为制约晶体管驱动电流提升的主要瓶颈。为了解决这个难题，工程师们发明了抬升源漏技术。

一、传统结构的困境：超浅结的“副作用”

随着沟道长度的缩短，为了抑制短沟道效应，源漏结深必须做得非常浅(通常在几十纳米甚至更低)。但超浅结带来一个直接问题：硅化物的接触面积急剧缩小。传统的金属硅化物只能铺在很浅的表面层上，接触电阻随之飙升。高接触电阻意味着晶体管的驱动电流下降，开关速度变慢，芯片性能大打折扣。此外，源漏浅结本身对热预算非常敏感，后续高温工艺稍有波动就可能导致结扩散变形，进一步恶化性能。

二、抬升源漏的“跷跷板”原理：厚一层天地宽

抬升源漏技术的核心思想极其巧妙：在原有浅结之上，再额外“长”一层高掺杂的单晶硅或锗硅，把这层浅浅的结“抬”起来。这就像是给本来就穿在脚上的鞋再垫上一层厚实的内增高，让鞋跟和地面的接触面积变得更大、更稳固。

实现抬升结构的主流方法是选择性外延生长。在完成栅极结构制作后，只在源漏区暴露的硅表面上，利用超高真空化学气相沉积技术选择性地“长”出几十纳米厚的高掺杂硅层。这层外延硅杂质浓度极高(达到每立方厘米10²⁰以上，远超常规离子注入的激活浓度)，且晶格质量完美。同时，这个过程只在源漏区发生，栅极和隔离区表面根本不会长上任何东西，实现了完美的自对准。

这种结构带来了两大电学优势。第一，接触电阻大幅降低。抬高的源漏为后续的金属硅化物提供了远大于浅结表面积的接触窗口，同时外延层本身极高浓度的掺杂大大降低了金属与半导体之间的接触势垒。第二，短沟道效应被有效抑制。在沟道长度持续缩短的极限情况下，抬升源漏保证了源漏浅结的完整性，无需为了抑制漏电而过度推高沟道区掺杂，从而维持了较高的载流子迁移率。

三、一箭双雕：更多隐形收益

除了解决接触电阻难题，抬升源漏技术还有几个重要的附加价值。

助力应变硅工程提升性能。在PMOS晶体管中，工程师常选择在源漏区外延锗硅(SiGe)。锗原子比硅原子大，这种晶格失配会在沟道中引入单轴压应力，从而显著提高空穴迁移率，提升PMOS驱动电流。抬升结构本身就是引入应力的绝佳载体。

优化接触窗口形貌利于金属填充。抬升的源漏表面更平坦、高度更高，当后续层间介质沉积和刻蚀接触孔时，工程师可以更从容地控制刻蚀深度，避免过刻蚀损伤浅结。同时，更大的接触窗口允许采用钨沟槽等先进接触结构，将接触电阻进一步降低约80%。

释放源漏区掺杂设计自由度。由于抬升的外延层承担了大部分导通电流，下层浅结的掺杂浓度可以适当放宽，减轻离子注入带来的晶格损伤，从而获得更好的结漏电特性。

结语

抬升源漏技术就像给晶体管穿上了一双恰到好处的“高跟鞋”，巧妙地化解了浅结带来的接触电阻矛盾。它通过选择性外延生长为源漏区加厚，在抑制短沟道效应的同时显著降低接触电阻，并与应变硅技术协同发力。在晶体管尺寸逼近原子极限的今天，抬升源漏已成为先进逻辑工艺中不可或缺的基石之一。