ADS62P49 双通道，14位，250 MSPS 的模数转换器（ADC）技术手册

ADS62Px9/x8 是一系列双通道14位和12位A/D转换器，采样率最高可达250 MSPS。它将高动态性能和低功耗结合在紧凑的64 QFN封装中。这使得它非常适合多载波宽带通信应用。

ADS62Px9/x8 具有增益选项，可用于在较低全尺度输入范围内提升 SFDR 性能。它包含一个直流偏移校正环路，可用于取消ADC偏移。同时提供DDR LVDS（双倍数据速率）和并行CMOS数字输出接口。

它包含内部参考，而传统的参考引脚和相关的解耦电容已被取消。不过，该设备也可以用外部参考驱动。该装置在工业温度范围内（–40°C至85°C）内规范。
*附件：ads62p49.pdf

特性

• 最大采样率：250 MSPS
• 14位分辨率 – ADS62P49/1 ADS62P48
• 12位分辨率 – ADS62P29/ADS62P28
• 总功率：1.25瓦，功率250 MSPS
• 双数据速率（DDR）LVDS和并行CMOS输出选项
• 可编程增益最高可编程6dB，用于信噪比/SFDR权衡
• 直流偏移校正
• 90dB串扰
• 支持输入时钟幅度最低至400 mVPP微分
• 内部与外部参考支持
• 64-QFN封装（9毫米×9毫米）

参数

方框图

一、产品核心概述

ADS62Px9/x8 系列是德州仪器推出的双路高精度高速 ADC 家族，含 14 位（ADS62P49/48）与 12 位（ADS62P29/28）分辨率版本，采样率最高 250MSPS（ADS62P49/29）/210MSPS（ADS62P48/28），核心优势为高动态性能、可编程增益与灵活输出接口，适用于多载波宽带通信、数字预失真（DPD）、医疗成像、便携式仪器等场景。工作温度范围 –40°C 至 +85°C，采用 64 引脚 VQFN 封装（9×9×1.5mm，0.5mm 引脚间距），单模拟电源（3.15V3.6V）+ 数字驱动电源（1.7V1.9V）供电，集成内部基准与直流偏移校正功能，支持 DDR LVDS / 并行 CMOS 双输出模式，总功耗低至 0.92W（210MSPS），满足高速高精度信号采集需求。

二、关键特性与规格

1. 核心性能参数

• 分辨率与线性度 ：14 位版本无丢失码，积分非线性误差（INL）最大 ±5 LSB（典型 ±2.5 LSB），差分非线性误差（DNL）最大 ±1.3 LSB（典型 ±0.6 LSB）；12 位版本 INL 最大 ±5 LSB（典型 ±1 LSB），DNL 最大 ±1.3 LSB（典型 ±0.2 LSB）；增益误差最大 ±2% FS（含基准与通道误差），偏移误差最大 ±20mV（典型 ±2mV），温漂低（偏移温漂 0.02mV/°C）。
• 动态性能：@170MHz 输入、0dB 增益时，14 位版本 SNR 典型 71 dBFS，无杂散动态范围（SFDR）典型 75 dBc，信号失真比（SINAD）典型 69.8 dBFS，有效位数（ENOB）11.3 位；12 位版本 SNR 典型 69.4 dBFS，SFDR 典型 75 dBc，SINAD 典型 68.3 dBFS；通道串扰 90 dB，互调失真（IMD）85 dBFS，二次谐波失真（HD2）典型 –85 dBc。
• 输入特性：差分输入满量程 2Vpp（0dB 增益），共模电压 1.5V±0.1V；输入带宽 700MHz（25Ω 源阻抗），支持 2Vpp 输入时最高 500MHz 输入频率、1Vpp 输入时最高 800MHz 输入频率；内置基准（无需外部 decoupling），支持外部基准模式（VCM 引脚输入 1.3V~1.7V）。
• 功耗与输出：总功耗 0.92W1.25W（随采样率变化），全局掉电功耗典型 45mW；DDR LVDS 输出差分电压 275425mVpp，共模电压 1.0~1.4V，负载阻抗 100Ω；并行 CMOS 输出高电平 ≥DRVDD-0.1V，低电平 ≤0.1V，支持最大 5pF 负载电容。

2. 核心功能

• 可编程增益：支持 0~6dB 增益调节（0.5dB 步进），增益提升可优化 SFDR 性能（最高提升 8dB），代价为 SNR 轻微下降，适配不同输入幅度场景的动态性能平衡。
• 灵活输出配置：通过引脚或寄存器选择 DDR LVDS（最高 250MSPS）或并行 CMOS（最高 210MSPS）输出，数据格式支持二进制补码 / 偏移二进制；LVDS 模式采用双数据率传输，单对差分线承载 2 位数据，降低引脚数量。
• 校准与校正：集成直流偏移校正功能，可校正 ±10mV 偏移，校正时间常数可编程（256k 512M 时钟周期）；支持通道独立或公共控制，含精细增益微调（+0.001dB +0.134dB）。
• 低功耗设计：支持全局掉电、单通道待机与时钟停止低功耗模式，待机唤醒时间仅 1ms，全局掉电唤醒时间 30ms，适配功耗敏感场景。

三、封装与引脚

1. 封装信息

• 64 引脚 VQFN 封装：尺寸 9.0mm×9.0mm×1.5mm，引脚间距 0.5mm；结到环境热阻 23°C/W，结到板热阻 4.2°C/W；MSL 等级 3，支持 260°C 回流焊（168 小时湿度预处理），裸露热焊盘需接地以保证散热与电气性能。

2. 关键引脚功能

• 电源与地：AVDD（模拟供电，3.3V 典型值）、DRVDD（数字驱动供电，1.8V 典型值）；AGND（模拟地）、DRGND（数字驱动地），热焊盘与 DRGND 内部连通，需可靠接地。
• 输入与基准：INP_A/INM_A、INP_B/INM_B（双路差分模拟输入）；CLKP/CLKM（差分时钟输入，支持正弦波 / LVPECL/LVDS/CMOS 驱动）；VCM（内部基准模式下输出 1.5V 共模电压，外部基准模式下为基准输入）。
• 控制与输出：RESET（复位引脚，控制串 / 并行配置模式）、SEN/SCLK/SDATA（串行配置接口）；CTRL1CTRL3（电源管理控制引脚）；LVDS 模式输出 CLKOUTP/CLKOUTM（差分时钟）、DAxP/M/DBxP/M（双路差分数据）；CMOS 模式输出 CLKOUT（单端时钟）、DA0DA13/DB0~DB13（并行数据）。

四、工作模式与核心功能

1. 核心工作模式

• 采样与转换：双路同步采样，每路采用流水线架构，转换延迟 22 个时钟周期；时钟支持差分 / 单端输入，最小采样率 1MSPS，支持 40%~60% 占空比（内置占空比稳定器）。
• 增益与校正：06dB 可编程增益对应输入满量程 1Vpp2Vpp 线性缩放；偏移校正通过串行寄存器启用，校正环路自动估算并补偿直流偏移，可冻结校正结果或动态更新。
• 输出接口：LVDS 模式采用 DDR 传输，上升沿输出偶数位、下降沿输出奇数位，数据速率为采样率的 2 倍；CMOS 模式支持多路复用输出（双路数据复用至单总线，仅适用于 ≤65MSPS）。
• 测试与诊断：支持全 0 / 全 1、交替、斜坡、自定义测试图案输出，可通过串行接口读取内部寄存器状态，便于系统调试。

2. 配置方式

• 并行配置：RESET 引脚接高，通过 SEN/SCLK/CTRL1~3 引脚直接配置参考源、输出接口与电源模式，无需软件初始化。
• 串行配置：RESET 引脚接低，通过 3 线串行接口（SEN/SCLK/SDATA）访问内部寄存器，支持增益、校正、输出模式等精细化配置，寄存器地址 8 位 + 数据 8 位，时钟频率最高 20MHz。

五、应用场景与设计支持

1. 典型应用

• 高速双路信号采集：无线通信基站的多通道接收、医疗成像设备的高速数据转换、便携式仪器的高精度信号采集。
• 宽带信号处理：数字预失真（DPD）系统中的反馈信号采集、多载波信号解调，适配 500MHz 以上宽带输入场景。

2. 设计资源

• 输入驱动：模拟输入需差分驱动，源阻抗建议 <50Ω，高频场景（>300MHz）推荐使用传输线变压器；输入引脚串联 5~15Ω 电阻抑制寄生振荡，需通过 VCM 引脚提供 1.5V 共模偏置。
• 时钟设计：时钟源推荐低抖动（<145fs rms 孔径抖动），差分时钟幅度 0.4Vpp~1.6Vpp，单端 CMOS 时钟需通过电容耦合至 CLKP 引脚，CLKM 接地。
• 电源与去耦：模拟电源与数字电源需独立供电，就近并联 0.1μF 低电感电容去耦；模拟地与数字地单点共地，避免串扰影响动态性能。
• 布局要点：裸露热焊盘需大面积接地，模拟信号路径远离数字电路，LVDS 输出走线特性阻抗匹配 100Ω，CMOS 输出走线长度控制在短距离内以减少负载电容。

六、可靠性与订单信息

• 可靠性保障：ESD 防护等级（人体模型）2kV；绝对最大额定值：模拟电源 –0.3V3.9V，数字电源 –0.3V2.2V，引脚电压 –0.3V~AVDD+0.3V，结温 125°C，满足工业环境严苛要求。
• 可订购型号：提供 14 位（ADS62P49IRGCR/CT、ADS62P48IRGCR/CT）与 12 位（ADS62P29IRGCR/CT、ADS62P28IRGCR/CT）版本，供货形式为卷盘装（2000 片 / 大卷、250 片 / 小卷），引脚镀层为 NIPDAU，符合 RoHS 标准。