ADS6444-EP 四通道、14位、105MSPS模数转换器（ADC）技术手册-电子发烧友网

ADS6445/ADS6444是一款高性能 14 位 125/105 MSPS 四通道 A-D 转炉。串行 LVDS 数据输出减少了接口线的数量，从而实现了紧凑的 64引脚QFN封装（9 mm × 9 mm），可实现高系统集成密度。设备包括 3.5 dB 粗略增益选项，可用于以很少的 SFDR 性能提高信噪比下降。除了粗略增益外，还存在精细增益选项，可在 1 dB 步长可达 6 dB。

输出接口为2线，其中每个ADC数据被串行化并通过两个 LVDS 对。这使得串行数据速率减半成为可能（与1-Wire接口相比）并将其限制为小于 1 Gbps 的缓和接收器设计。ADS644X还包括传统的1-Wire接口，可在较低的采样频率下使用。
*附件：ads6444-ep.pdf

内部锁相环（PLL）将输入的 ADC 采样时钟相乘以导出位时钟。位时钟用于序列化来自每个通道的 14 位数据。除了串行数据流、帧和位时钟也作为LVDS输出传输。

LVDS 输出缓冲器具有可编程 LVDS 电流、电流等功能倍增模式和内部端接选项。这些可用于扩大眼睛的开口和提高信号完整性，简化接收器的捕获。

ADC通道输出可以作为MSB或LSB优先传输，并作为2s补码传输或直接二进制。

该ADS644X具有内部参考，但也可以支持外部参考模式。这器件的额定工作结温范围为–55°C至125°C。

特性

最大采样率：125 MSPS
14 位分辨率，无缺失代码
同时采样和保持
3.5 dB粗增益和高达6 dB的可编程
精细增益，用于权衡SFDR/SNR
串行化LVDS输出，具有可
编程内部端接选项
支持正弦波、LVCMOS、LVPECL、LVDS 时钟输入和低至 400 mV 的幅度~~聚丙烯~~
支持外部基准电压源的内部基准电压源
基准电压源无需外部去耦
3.3V 模拟和数字电源
64引脚QFN封装（9 mm × 9 mm）
功能兼容双通道系列

参数

ADS6445-EP（125 MSPS）与 ADS6444-EP（105 MSPS）是引脚兼容的四通道 14 位高速模数转换器（ADC），具备串行 LVDS 输出、可编程增益与灵活时钟输入特性，专为基站中频接收、分集接收、医疗成像、测试仪器等国防、航空航天及医疗高可靠性场景设计。

核心参数与性能

分辨率与采样率 ：14 位分辨率，无丢失码；ADS6445-EP 最高采样率 125 MSPS，ADS6444-EP 最高 105 MSPS，支持 5 MSPS-125 MSPS 宽范围采样。
动态性能 ：10 MHz 输入时，SFDR 典型值分别为 87 dBc（ADS6445-EP）、91 dBc（ADS6444-EP），SINAD 均为 73.4 dBFS；170 MHz 输入（3.5 dB 增益）时，SFDR 分别为 79 dBc、83 dBc，SINAD 分别为 68.3 dBc、69.3 dBc。
输入与增益 ：差分输入范围 2 VPP（0 dB 增益），模拟输入带宽 500 MHz；支持 3.5 dB 粗增益与 0 dB-6 dB 可编程细增益（1 dB 步长），可权衡 SFDR 与 SNR 性能。
功耗与工作条件 ：模拟 / 数字电源均为 3.3 V（AVDD/LVDD）；单通道功耗分别为 420 mW（ADS6445-EP）、340 mW（ADS6444-EP），掉电模式功耗低至 77 mW；工作温度 - 55°C 至 125°C。

封装与引脚

采用 9 mm×9 mm 64 引脚 QFN（RGC）封装，裸露热焊盘需连接至 PCB 接地平面优化散热。
关键引脚包括四组差分模拟输入（INA-IN D）、差分时钟输入（CLKP/CLKM）、LVDS 数据输出（DA-DD 系列）、LVDS 位时钟 / 帧时钟输出（DCLKP/M、FCLKP/M）、配置接口（SCLK/SDATA/SEN/RESET）及电源引脚（AVDD/LVDD/AGND/LGND）。

核心功能与特性

灵活增益配置 ：3.5 dB 粗增益可提升 SFDR 性能，0 dB-6 dB 细增益可编程（1 dB 步长），不同增益对应不同满量程输入范围（1.0 VPP-2.0 VPP）。
时钟与输入 ：支持正弦波、LVCMOS、LVPECL、LVDS 时钟输入，最小差分时钟幅度 400 mVPP；内置时钟缓冲器，可编程增益支持低幅度时钟输入（最低 150 mVPP）。
串行输出接口 ：支持 1 线 / 2 线 LVDS 输出，14x/16x 序列化，DDR/SDR 位时钟模式；输出数据格式支持二进制补码 / 偏移二进制，可配置 MSB/LSB 优先，内置可编程 LVDS 电流与内部终端电阻（166 Ω-500 Ω）。
电源管理与测试模式 ：支持全局掉电、通道待机、输入时钟停止三种低功耗模式；提供同步（SYNC）、去偏斜（DESKEW）等测试图案，便于接收端校准与验证。

典型应用场景

基站 IF 接收机、分集接收机、医疗成像设备、射频测试仪器、国防通信系统、航空航天电子设备。

设计要点

电源与去耦 ：AVDD 与 LVDD 建议独立供电，通过铁氧体磁珠隔离，就近配置 0.1 μF 陶瓷去耦电容，减少数字噪声耦合至模拟电路。
输入与时钟设计 ：模拟输入需差分驱动，串联 5 Ω 电阻抑制寄生振荡，输入共模电压需匹配 1.5 V（VCM 引脚输出）；时钟输入推荐差分驱动，高采样率场景需选用低抖动时钟源（如 CDCM7005）。
布局规范 ：PCB 划分模拟区、数字区与时钟区，单点接地；LVDS 输出走线长度匹配（误差≤5 mil），热焊盘充分覆铜并通过过孔接地；模拟输入路径远离数字与时钟走线。
配置要点 ：通过并行引脚或 SPI 接口配置工作模式，SPI 支持 20 MHz 最高时钟频率；启用内部 LVDS 终端电阻可提升信号完整性，多通道同步需保证时钟与数据走线 skew 最小化。